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J-GLOBAL ID：200903005874415399

半導体装置およびその製造方法

Inventor：
瀬田 渉二

About 瀬田 渉二

, 
小島 章弘

About 小島 章弘


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 三好 秀和 (外3名)
Gazette classification：公開公報
Application number (International application number)：1998163831
Publication number (International publication number)：1999354517
Application date： Jun. 11, 1998
Publication date： Dec. 24, 1999
Summary：
【要約】【課題】コンタクトホール形成工程において、ボーダレスエッチングの発生を抑制できる上記選択エッチングが可能な層構成を備えた半導体装置の構造とその製造方法を提供することである。【解決手段】基板と、前記基板上に形成された配線層と、前記配線層の横方向および厚み方向の絶縁性を確保するために、前記配線層を覆うように形成された層間絶縁層と、前記層間絶縁層に形成され、開口底面に前記配線層が露出するコンタクトホールと、前記コンタクトホールを埋める導電性のビアとを有する半導体装置において、前記層間絶縁層が、SiO2を主成分とする下層酸化膜と、前記下層酸化膜上に形成されるSiO2を主成分とする上層酸化膜とを有し、前記下層酸化膜は、前記配線層と同一層に形成され、前記上層酸化膜は、前記コンタクトホールを形成するために行うドライエッチング条件下で、前記下層酸化膜よりエッチング速度が早い。
Claim (excerpt)：
SiO2を主成分とする下層酸化膜と、前記下層酸化膜上に形成されるSiO2を主成分とする上層酸化膜と、前記上層酸化膜の一部にエッチングにより形成された加工パターンとを有し、前記上層酸化膜は、前記エッチング条件下において、前記下層酸化膜よりエッチング速度が早いことを特徴とする半導体装置。
IPC (2)：
H01L 21/316 ,  H01L 21/3065
FI (2)：
H01L 21/316 M ,  H01L 21/302 J
Patent cited by the Patent：
Cited by applicant (12)
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Cited by examiner (5)
  • 半導体装置およびその製造方法
    Gazette classification：公開公報   Application number：特願平8-021467   Applicant：日本電気株式会社
  • 特開昭63-073537
  • 特開平3-099437
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