Pat
J-GLOBAL ID：200903006272355286
高出力半導体デバイスおよびその設計方法ならびに半導体集積回路
Inventor：
Applicant, Patent owner：
Agent (1)：
小柴 雅昭 (外1名)
Gazette classification：公開公報
Application number (International application number)：1998064867
Publication number (International publication number)：1999260833
Application date： Mar. 16, 1998
Publication date： Sep. 24, 1999
Summary：
【要約】【課題】 櫛形構造を有するソース電極、ゲート電極およびドレイン電極をもって構成されるFETのような高出力半導体デバイスにおいて、周囲への、あるいは周囲からの熱的干渉を抑制し、設計を容易なものとする。【解決手段】 高出力半導体デバイスの一例としてのFET21において、半導体基板22の一方主面側に設けられた櫛形構造のソース電極24、ゲート電極25およびドレイン電極26によって構成された複数の並列接続された単位FET30と半導体基板22の他方主面側の導電膜32とを電気的に接続するためのバイアホール31を、端部に位置するゲートフィンガ28の外側に沿って位置させるとともに、ゲートフィンガ29の長手方向に対して平行な方向に測定した、半導体基板22の一方主面側でのバイアホール31の寸法Lvを、ゲートフィンガ長Lg以上の長さとする。
Claim (excerpt)：
半導体基板と、電界効果トランジスタまたは高電子移動度トランジスタを構成するように前記半導体基板の一方主面側に設けられるソース電極、ゲート電極およびドレイン電極とを備え、前記ソース電極、前記ゲート電極および前記ドレイン電極は、それぞれ、複数のソースフィンガ、複数のゲートフィンガおよび複数のドレインフィンガを形成する櫛形構造を有していて、前記ソースフィンガ、前記ゲートフィンガおよび前記ドレインフィンガの各組が、それぞれ、単位電界効果トランジスタまたは単位高電子移動度トランジスタを構成するとともに、複数の前記単位電界効果トランジスタまたは単位高電子移動度トランジスタが、前記ソース電極、前記ゲート電極および前記ドレイン電極によって互いに並列接続され、前記半導体基板には、前記単位電界効果トランジスタまたは単位高電子移動度トランジスタと当該半導体基板の他方主面側とを電気的に接続するためのバイアホールが形成されている、高出力半導体デバイスであって、前記バイアホールは、前記複数のゲートフィンガの配列における各端部に位置するものの少なくとも一方のゲートフィンガの外側に沿って形成され、かつ、前記ゲートフィンガの長手方向に対して平行な方向に測定した、前記半導体基板の前記一方主面側での前記バイアホールの寸法は、ゲートフィンガ長以上の長さを有していることを特徴とする、高出力半導体デバイス。
IPC (8)：
H01L 21/338
, H01L 29/812
, H01L 27/04
, H01L 21/822
, H01L 29/41
, H01L 21/331
, H01L 29/73
, H01L 27/095
H01L 29/80 L
, H01L 27/04 H
, H01L 29/44 Z
, H01L 29/72
, H01L 29/80 U
, H01L 29/80 E
Cited by examiner (7)
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