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J-GLOBAL ID：200903006728921319
強誘電体アプリケーションのためのPb5Ge3O11薄膜の化学蒸着法
Inventor：
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Applicant, Patent owner：
Agent (1)：
山本 秀策
Gazette classification：公開公報
Application number (International application number)：2000111300
Publication number (International publication number)：2000353790
Application date： Apr. 12, 2000
Publication date： Dec. 19, 2000
Summary：
【要約】 (修正有)【課題】 強誘電体キャパシタ構造における疲労に強く且つ製造時の熱処理に伴う強誘電体(FE)膜のクラツクのないDRAMの製造方法を提供する。【解決手段】 シリコン基板10上にレジストを塗布してソース領域18、ドレイン領域22にイオン注入し熱処理によりイオン拡散してゲート領域20を形成する。貴金属下部電極26を形成した上にCVD法に適するFE材料であるPb5Ge3O11のFE膜28を堆積し、その上に上部電極30を形成してゲートユニット24を完成する。障壁絶縁材36をCVD堆積した後エッチングにより成形し、下部電極26とソース領域18及びドレイン領域20とが50〜300nmの距離D離れるようにする。ゲートユニット24上に酸化層38を形成し穿孔を形成して、ソース電極40、ゲート電極42、ドレイン電極44をそれぞれ形成する。
Claim (excerpt)：
単結晶シリコンの基板上に強誘電体メモリ(FEM)ゲートユニットを有する半導体構造を形成する方法であって、該方法が、該FEMゲートユニットのためのシリコン素子領域を形成する工程と、該シリコン素子領域に第1の種類のドーピング不純物を注入し、ソース接合領域およびドレイン接合領域として使用される第1の種類の導電チャネルを形成する工程と、該シリコン素子領域上の該FEMゲートユニットのための該ソース接合領域と該ドレイン接合領域との間にゲート接合領域として機能する第2の種類の導電チャネルを形成する工程と、該ゲート接合領域上にFEMゲートユニットを堆積する工程であって、該工程が、下部電極を堆積する工程と、化学蒸着法(CVD)によりC軸配向のPb5Ge3O11FE層を堆積する工程と、上部電極を堆積する工程と、を含む工程であって、該FEMゲートユニットの任意のエッジが該ソース接合領域およびドレイン接合領域のエッジから距離「D」離れるように、該FEMゲートユニットが該ゲート接合領域上に大きさを決定され、「D」が約50nmから300nmである、工程と、該FEMゲートユニット付近に絶縁構造を堆積する工程と、を含む方法。
IPC (6)：
H01L 27/10 451
, C23C 16/40
, H01L 21/316
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 451
, C23C 16/40
, H01L 21/316 X
, H01L 29/78 371
Cited by examiner (1)
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半導体構造を形成する方法および強誘電体メモリセル
Gazette classification：公開公報
Application number：特願平10-053968
Applicant：シャープ株式会社, シャープ・マイクロエレクトロニクス・テクノロジー・インコーポレイテッド
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