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J-GLOBAL ID：200903007689727050

メモリデバイス及びその製造方法、並びに電子機器

Inventor： 桜井 和徳
Applicant, Patent owner： セイコーエプソン株式会社
Agent (1)： 稲葉 良幸 (外2名)
Gazette classification：公開公報
Application number (International application number)：1999350183
Publication number (International publication number)：2001168294
Application date： Dec. 09, 1999
Publication date： Jun. 22, 2001
Summary：

【要約】【課題】 回路構成が単純であり、かつコンパクトな積層タイプのメモリデバイスを提供する。【解決手段】 各メモリ層をX方向線状電極とY方向線状電極の交差位置にメモリセルが形成される単純マトリクス構造とし、かかるメモリ層を積層してメモリデバイスを形成する。積層したメモリ層のうち複数層に関して、X方向もしくはY方向のいずれか一方の線状電極は前記複数層間で短絡しており、他方の線状電極は前記複数層間で独立して電圧印加可能に構成する。

Claim (excerpt)：

メモリ層を積層したメモリデバイスであって、各メモリ層はX方向線状電極とY方向線状電極の交差位置にメモリセルが形成される単純マトリクス構造となっており、積層したメモリ層のうち複数層に関して、X方向もしくはY方向の少なくとも一方の線状電極は前記複数層間で短絡しており、他方の線状電極は前記複数層間で独立して電圧印加可能に構成されていることを特徴とするメモリデバイス。

IPC (2)：

H01L 27/10 451 ,  H01L 27/00 301

FI (2)：

H01L 27/10 451 ,  H01L 27/00 301 C

F-Term (14)：

5F083FR01 ,  5F083GA10 ,  5F083JA13 ,  5F083JA14 ,  5F083JA15 ,  5F083JA37 ,  5F083JA38 ,  5F083JA39 ,  5F083JA43 ,  5F083JA56 ,  5F083KA01 ,  5F083KA05 ,  5F083PR23 ,  5F083PR34

Patent cited by the Patent：

Cited by examiner (3)

• 半導体装置の実装構造
  Gazette classification：公開公報   Application number：特願平5-351583   Applicant：キヤノン株式会社
• 特開平2-154388
  
• 特開昭62-194664