画像処理用制御装置の不正防止機構

Inventor：
Applicant, Patent owner：
Agent (1)：稲木次之 (外1名)
Gazette classification：公開公報
Application number (International application number)：1994069146
Publication number (International publication number)：1995253878
Application date： Mar. 14, 1994
Publication date： Oct. 03, 1995
Summary：

【要約】 (修正有)【目的】遊技機に装着された表示装置の画像処理用のプログラムの制御を行う装置において、そのプログラムの改ざん等の不正を防止する。【構成】所定の領域に記憶されたアプリケーションプログラム及び該アプリケーションプログラムから所定のアルゴリズムの基に暗号化された認証コード等が格納された外部記憶手段と、前記アプリケーションプログラムから認証コードを算出するアルゴリズム及び認証コード算出用の単数又は複数のキーコードが格納されたチップ内蔵記憶手段と、前記外部記憶手段及びチップ内蔵記憶手段とデータバス及びアドレスバスを介して接続された中央処理装置(CPU)とからなり、前記CPUが外部記憶手段に格納された認証コードと、外部記憶手段のデータに基づき算出される認証コードが一致した時に記憶手段切換回路を介して内蔵記憶手段から外部記憶手段へと切換接続されるように構成される。

Claim (excerpt)：

所定の領域に記憶されたアプリケーションプログラム及び該アプリケーションプログラムから所定のアルゴリズムの基に暗号化された認証コード等が格納された外部記憶手段と、前記アプリケーションプログラムから認証コードを算出するアルゴリズム及び認証コード算出用の単数又は複数のキーコードが格納されたチップ内蔵記憶手段と、前記外部記憶手段及びチップ内蔵記憶手段とデータバス及びアドレスバスを介して接続された中央処理装置(CPU)とからなり、前記CPUが外部記憶手段に格納された認証コードと、外部記憶手段のデータに基づき算出される認証コードが一致した時に記憶手段切換回路を介して内蔵記憶手段から外部記憶手段へと切換接続されるように構成され、前記外部記憶手段が、CPUが内蔵記憶手段と接続されている時に、CPUからのアドレスカウンタスタート信号を受けてスタートするアドレスカウンタと、該アドレスカウンタと接続された外部記憶手段と、該外部記憶手段から出力される8nビット数毎のデータを一時記憶するレジスタと、該レジスタから排出される8nビットデータと8nビットレジスタのデータとを演算すると共にそのデータを前記8nビットレジスタに格納する8nビット演算器と、前記8nビット演算器と接続された演算器の演算回数をカウントし、演算終了毎にアドレスカウンタに制御信号を出力すると共にカウント数が所定数に到達する度にCPUに演算器の計算値を出力するカウンタ・レジスタとからなる演算回路と接続され、前記内蔵記憶手段に記憶された認証コード算出アルゴリズムが、前記ビットカウンターを介して所定カウント数に到達する度にCPUに出力される演算器の計算値に基づき暗号化計算を行うように構成されていることを特徴とする画像処理用制御装置の不正防止機構(n:1,2,3等の自然数)。

IPC (4)：

G06F 9/06 550 , A63F 7/02 304 , A63F 7/02 320 , A63F 7/02 334

Patent cited by the Patent：

Cited by examiner (1)

遊技機用マイクロプロセッサー
Gazette classification：公開公報 Application number：特願平4-129481 Applicant：株式会社レジャーエレクトロニクステクノロジー

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