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J-GLOBAL ID：200903008701632458

パターニングされた半導体膜を形成する方法

Inventor： アマンドソン, カール ,  ドゥルザイック, ポール エス. ,  ワン, ジアンナ ,  ダサラー, グレッグ ,  カズラス, ピーター
Applicant, Patent owner： イー-インク コーポレイション
Agent (1)： 山本 秀策
Gazette classification：公表公報
Application number (International application number)：2001520487
Publication number (International publication number)：2003508924
Application date： Aug. 31, 2000
Publication date： Mar. 04, 2003
Summary：

【要約】トランジスタ製造方法は、基板を提供する工程と、基板に隣接するゲート電極を提供する工程と、基板およびゲート電極に隣接するゲート誘電体を提供する工程と、ゲート誘電体に隣接するソース電極およびドレイン電極を提供する工程と、ソース電極とドレイン電極とゲート誘電体の一部とが露出されたままになるパターンで、ゲート誘電体に隣接するマスクを提供する工程と、ソース電極とドレイン電極とゲート誘電体の一部とマスクとに隣接して、有機半導体および複数の無機コロイド粒子の1つを含む半導体層を提供する工程を含む。

Claim (excerpt)：

基板(10)に隣接して配置される半導体膜(20)にパターンを形成するプロセスであって、該プロセスは、 印刷プロセスまたはスタンピングプロセスによって、該有機半導体膜(20)の選択された部分(21;21’)に隣接する破壊剤(100)を提供する工程であって、該破壊剤(100)は、該有機半導体膜(20)の該選択された部分(21;21’)の特性が該有機半導体膜(20)の残りの部分の特性と異なるように、該有機半導体膜(20)の該選択された部分(21;21’)の該特性を変化させ、該選択された部分の該特性は、該有機半導体膜(20)の厚さ全体にわたって実質的に変化される、工程によって特徴付けられる、プロセス。

IPC (4)：

H01L 21/762 ,  G02F 1/167 ,  H01L 29/786 ,  H01L 51/00

FI (5)：

G02F 1/167 ,  H01L 21/76 D ,  H01L 29/28 ,  H01L 29/78 618 B ,  H01L 29/78 621

F-Term (25)：

5F032AA01 ,  5F032AA12 ,  5F032AC02 ,  5F032CA05 ,  5F032CA09 ,  5F032CA17 ,  5F032CA23 ,  5F032DA09 ,  5F032DA16 ,  5F032DA41 ,  5F032DA52 ,  5F032DA74 ,  5F110AA30 ,  5F110CC03 ,  5F110CC07 ,  5F110DD01 ,  5F110DD05 ,  5F110GG02 ,  5F110GG05 ,  5F110GG13 ,  5F110GG15 ,  5F110GG42 ,  5F110NN65 ,  5F110QQ06 ,  5F110QQ14

Patent cited by the Patent：

Cited by examiner (3)

• 電界効果型トランジスタ、その製造方法及びそれを用いた液晶表示装置
  Gazette classification：公開公報   Application number：特願平6-146004   Applicant：株式会社日立製作所
• 集積無機/有機相補型薄膜トランジスタ回路およびその製造方法
  Gazette classification：公表公報   Application number：特願2000-555282   Applicant：シンフイルムエレクトロニクスエイエスエイ
• 表示装置
  Gazette classification：公表公報   Application number：特願2001-519496   Applicant：コーニンクレッカフィリップスエレクトロニクスエヌヴィ