Pat
J-GLOBAL ID：200903012979370214

縦型電界効果トランジスタ及びその製造方法

Inventor：
沢田 雅己

About 沢田 雅己


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 畑 泰之
Gazette classification：公開公報
Application number (International application number)：1997254671
Publication number (International publication number)：1999097685
Application date： Sep. 19, 1997
Publication date： Apr. 09, 1999
Summary：
【要約】【課題】 セルサイズを縮小化してオン抵抗を減らすと共に、ゲート・ソース間容量を小さくした縦型電界効果トランジスタを提供する。【解決手段】 第1導電型半導体基板1上に第1導電型エピタキシャル層2を形成し、前記エピタキシャル層2上に第2導電型のベース領域3を形成し、前記少なくともベース領域3にトレンチTを形成し、このトレンチT内にゲート酸化膜4を介してゲートとなる導電体5を埋設し、前記トレンチTの両側に第1導電型ソース領域6を形成し、前記ソース領域6上にソース電極8を形成すると共に前記半導体基板1にドレイン電極9を被着した縦型電界効果トランジスタの製造方法において、トレンチTを形成するための絶縁膜と前記導電体5とをマスク材として前記ソース領域6をセルフアラインで形成したことを特徴とする縦型電界効果トランジスタの製造方法。
Claim (excerpt)：
第1導電型半導体基板上に第1導電型エピタキシャル層を形成し、前記エピタキシャル層上に第2導電型のベース領域を形成し、前記少なくともベース領域にトレンチを形成し、このトレンチ内にゲート酸化膜を介してゲートとなる導電体を埋設し、前記トレンチの両側に第1導電型ソース領域を形成し、前記ソース領域上にソース電極を形成すると共に前記半導体基板にドレイン電極を被着した縦型電界効果トランジスタの製造方法において、前記トレンチを形成するための絶縁膜と前記導電体とをマスク材として前記ソース領域をセルフアラインで形成したことを特徴とする縦型電界効果トランジスタの製造方法。
IPC (2)：
H01L 29/78 ,  H01L 21/336
FI (4)：
H01L 29/78 653 C ,  H01L 29/78 652 K ,  H01L 29/78 652 B ,  H01L 29/78 658 B
Patent cited by the Patent：
Cited by examiner (4)
Show all

Return to Previous Page

TOP

BOTTOM