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J-GLOBAL ID：200903014007009000

半導体装置及びその製造方法

Inventor：
小田 典明

About 小田 典明


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 西村 征生
Gazette classification：公開公報
Application number (International application number)：1999140859
Publication number (International publication number)：2000332109
Application date： May. 20, 1999
Publication date： Nov. 30, 2000
Summary：
【要約】【課題】 上層配線用溝及びビアホールを同時に形成する際、上層配線用溝及びビアホールパターンが目ずれしても、ビア抵抗の低減及びエレクトロマイグレーション耐性の向上を図り、また、隣接上層配線間の配線容量の低減も図る。【解決手段】 開示されている半導体装置は、下層配線3a〜3dを覆う第1の層間絶縁膜6にビアホール7a〜7dが形成されると共に、第1の層間絶縁膜6上にエッチングストッパ膜8を介して第2の層間絶縁膜9が形成されてこの層間絶縁膜9に上層配線用溝10a〜10dが形成され、ビアホール7a〜7d及び上層配線用溝10a〜10d内にそれぞれビアコンタクト11a〜11d及び上層配線12a〜12dが形成されている配線構造で、隣接する上層配線12a〜12dの相互間の第1の層間絶縁膜6上にはエッチングストッパ膜が存在しないように構成されている。
Claim (excerpt)：
下層配線を覆う第1の層間絶縁膜にビアホールが形成されると共に、前記第1の層間絶縁膜上にエッチングストッパ膜を介して第2の層間絶縁膜が形成されて該第2の層間絶縁膜に上層配線用溝が形成され、前記ビアホール及び上層配線用溝内にそれぞれビアコンタクト及び上層配線が形成されている半導体装置であって、前記上層配線は複数が隣接して形成され、該隣接する上層配線間の前記第1の層間絶縁膜上には前記エッチングストッパ膜が存在していないことを特徴とする半導体装置。
IPC (2)：
H01L 21/768 ,  H01L 21/3065
FI (2)：
H01L 21/90 J ,  H01L 21/302 M
F-Term (37)：
5F004AA11 ,  5F004DB00 ,  5F004DB03 ,  5F004EA23 ,  5F004EA33 ,  5F004EB01 ,  5F004EB02 ,  5F004EB03 ,  5F033HH11 ,  5F033JJ01 ,  5F033JJ11 ,  5F033JJ21 ,  5F033KK11 ,  5F033KK21 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033MM29 ,  5F033NN06 ,  5F033NN07 ,  5F033NN08 ,  5F033NN12 ,  5F033PP06 ,  5F033PP15 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ12 ,  5F033QQ23 ,  5F033QQ37 ,  5F033QQ39 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR06 ,  5F033SS11 ,  5F033XX05 ,  5F033XX15 ,  5F033XX25
Patent cited by the Patent：
Cited by examiner (3)

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