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J-GLOBAL ID：200903014834851390

半導体装置及びその製造方法

Inventor： 有門 経敏 ,  吉見 信 ,  岡野 晴雄
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1994221224
Publication number (International publication number)：1996088330
Application date： Sep. 16, 1994
Publication date： Apr. 02, 1996
Summary：

【要約】【目的】 ウェハの貼り合わせ技術を利用してDRAMセルを作成し、構成の簡略化及びコンタクト抵抗の低減をはかり得る半導体記憶装置を提供すること。【構成】 ウェハの貼り合わせ技術を利用してDRAMのセル構成を実現した半導体記憶装置において、第1のSi基板10の一主面上にシリコン酸化膜11,導電層としてのITO膜12,絶縁層としてのSTO膜13及び導電層としてのITO膜15を積層し、かつSTO13とITO膜15の表面を面一に形成して構成されたキャパシタと、第1のSi基板10のSTO膜13及びITO膜15が形成された面に直接接着された第2のSi基板20にソース・ドレイン拡散層24,25及びゲート電極23を形成して構成されたMOSトランジスタとからなり、MOSトランジスタのドレイン拡散層25の一部がITO膜15にダイレクトコンタクトしていることを特徴とする。

Claim (excerpt)：

第1の基板と、この第1の基板の一主面上に形成された第1の導電層と、この第1の導電層上に形成されたペロブスカイト型高誘電体絶縁膜と、この絶縁膜の表面部に選択的に形成され、かつ該絶縁膜と面一に形成された第2の導電層と、第1の基板の前記絶縁膜及び第2の導電層が形成された面に直接接着された半導体からなる第2の基板と、この第2の基板の第2の導電層と接する位置に形成された拡散層とを具備してなることを特徴とする半導体装置。

IPC (3)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 29/786

FI (3)：

H01L 27/10 651 ,  H01L 27/10 671 C ,  H01L 29/78 613 B

Patent cited by the Patent：

Cited by examiner (4)

• 特開平4-137557
  
• 特開平2-235371
  
• 半導体装置および半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平5-227467   Applicant：株式会社東芝
• 特開平3-150871