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J-GLOBAL ID：200903014919393323

メモリバックアップ制御装置およびメモリバックアップ制御方法

Inventor：
菊池 明年

About 菊池 明年

, 
牛田 勝利

About 牛田 勝利


Applicant, Patent owner：
キヤノン株式会社

About キヤノン株式会社


Agent (1)： 小林 将高
Gazette classification：公開公報
Application number (International application number)：1998155458
Publication number (International publication number)：1999353243
Application date： Jun. 04, 1998
Publication date： Dec. 24, 1999
Summary：
【要約】【課題】 メモリ制御の高速化を図れるクロック同期式のシンクロナスDRAMを用いたシステムにおいて、メモリバックアップ動作の移行復帰制御の高速化とメモリのデータ保持の信頼性を向上することである。【解決手段】 電源電圧監視回路5が主電源6の電圧低下を検出すると、該電圧低下をタイミング回路2に通知して、CPU1に対してセルフリフレッシュ要求信号を通知し、該セルフリフレッシュ要求信号に応じてCPU1からクロックイネーブル信号を送出し、SDRAM11,12に対するメモリアクセスの制御線から構成されるコマンド信号とCPU1からのクロックイネーブル信号とによりSDRAM11,12に対するセルフリフレッシュを起動制御する構成を特徴とする。
Claim (excerpt)：
CPUがメモリに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御装置であって、前記主電源の電源電圧の低下を検出して電源電圧低下検知信号を出力する電源電圧低下検知信号出力手段と、前記電源電圧低下検知信号出力手段から出力される電源電圧低下検知信号に基づいてCPUに対してセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求信号出力手段と、前記セルフリフレッシュ開始要求信号出力手段から出力される前記セルフリフレッシュ開始要求信号に基づいて前記CPUのシステムクロックに同期するクロックイネーブル信号を出力するクロックイネーブル信号出力手段と、前記メモリヘの制御線の組み合わせによるコマンド信号を前記メモリに出力するコマンド信号出力手段とを有し、前記クロックイネーブル信号出力手段から出力されるクロックイネーブル信号と前記コマンド信号出力手段から出力されるコマンド信号とに基づいて前記メモリのセルフリフレッシュを起動することを特徴とするメモリバックアップ制御装置。
IPC (3)：
G06F 12/16 340 ,  G11C 11/403 ,  G11C 11/401
FI (3)：
G06F 12/16 340 F ,  G11C 11/34 363 M ,  G11C 11/34 371 G
Patent cited by the Patent：
Cited by examiner (3)

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