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J-GLOBAL ID：200903015167293410
半導体集積回路装置の製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
土井 健二 (外1名)
Gazette classification：公開公報
Application number (International application number)：1997076018
Publication number (International publication number)：1998270564
Application date： Mar. 27, 1997
Publication date： Oct. 09, 1998
Summary：
【要約】 (修正有)【課題】デザインルールが異なるマクロを埋め込む場合の論理シミュレーションをより容易とする。【解決手段】内部に論理回路が形成されたマクロ16の入力端子に接続されたマクロ内セルの入力端子についての第一の遅延パラメータP1及び、マクロの出力端子に接続されたマクロ内セルの出力端子についての第二の遅延パラメータP3を求めるキャラクタライズ工程並びに、第一の遅延パラメータP1を入力端子INの遅延パラメータとし、第二の遅延パラメータP3を出力端子OUTの遅延パラメータとするマクロ16の遅延パラメータ、複数のセル(20〜35)の遅延パラメータ、及び全体論理回路のネットリストにしたがって、全体論理回路の遅延時間データを求める工程に基づき、求めた全体論理回路の遅延時間データとマクロ内の遅延時間データとを合体し、その合体された遅延時間データにしたがって全体論理回路の論理シミュレーションを行う。
Claim (excerpt)：
複数のセルを有するチップ内に内部に論理回路が形成されたマクロを埋め込んだ半導体集積回路装置の製造方法において、前記マクロの入力端子に接続されたマクロ内セルの入力端子についての第一の遅延パラメータと、該マクロの出力端子に接続されたマクロ内セルの出力端子についての第二の遅延パラメータとを求めるキャラクタライズ工程と、前記第一の遅延パラメータを入力端子の遅延パラメータとし、前記第二の遅延パラメータを出力端子の遅延パラメータとする前記マクロの当該遅延パラメータと、前記複数のセルの遅延パラメータと、該複数のセルとマクロによって構成される全体論理回路の接続データにしたがって、該全体論理回路の遅延時間データを求める工程と、該求めた全体論理回路の遅延時間データと前記マクロ内の遅延時間データとを合体し、その合体された遅延時間データにしたがって前記全体論理回路の論理シミュレーションを行う工程とを有することを特徴とする半導体集積回路装置の製造方法。
IPC (3)：
H01L 21/82
, G06F 17/50
, H01L 21/00
H01L 21/82 C
, H01L 21/00
, G06F 15/60 658 V
, G06F 15/60 668 Z
