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J-GLOBAL ID：200903015823790980

半導体装置

Inventor： 中山 達峰 ,  安藤 裕二 ,  宮本 広信 ,  国弘 和明 ,  高橋 裕之 ,  笠原 健資 ,  羽山 信幸 ,  大野 泰夫 ,  松永 高治 ,  葛原 正明
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 金田 暢之 (外2名)
Gazette classification：公開公報
Application number (International application number)：2000196749
Publication number (International publication number)：2002016087
Application date： Jun. 29, 2000
Publication date： Jan. 18, 2002
Summary：

【要約】【課題】従来技術では得ることのできなかった充分な高さを有するショットキ障壁を実現し、リーク電流を効果的に抑制すること。【解決手段】基板1上に、バッファ層2を介してキャリア走行層3を形成し、その上にスペーサー層4、キャリア供給層5を形成する。キャリア供給層5上には、ソース電極8およびドレイン電極9を設けるとともに、ショットキ層6を介してゲート電極7を設ける。キャリア供給層5はAlGaNにより構成し、引っ張り歪みを有するようにする。一方、ショットキ層6はInGaNにより構成し、圧縮歪みを有するようにする。

Claim (excerpt)：

第一の電子障壁層と、この上に直接またはスペーサ層を介して形成された第二の電子障壁層と、さらにこの上に形成されたショットキ電極と、を備える半導体装置において、第二の電子障壁層中、第一の電子障壁層側に負のピエゾ電荷が誘起され、ショットキ電極側に正のピエゾ電荷が誘起されたことを特徴とする半導体装置。

IPC (5)：

H01L 21/338 ,  H01L 29/812 ,  H01L 29/205 ,  H01L 29/417 ,  H01L 29/778

FI (4)：

H01L 29/205 ,  H01L 29/80 F ,  H01L 29/50 J ,  H01L 29/80 H

F-Term (42)：

4M104AA04 ,  4M104AA10 ,  4M104BB01 ,  4M104BB02 ,  4M104BB05 ,  4M104BB06 ,  4M104BB09 ,  4M104BB14 ,  4M104BB16 ,  4M104BB18 ,  4M104CC01 ,  4M104CC03 ,  4M104DD34 ,  4M104DD68 ,  4M104EE14 ,  4M104GG12 ,  4M104HH17 ,  5F102FA03 ,  5F102FA05 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ02 ,  5F102GJ10 ,  5F102GL04 ,  5F102GL08 ,  5F102GL09 ,  5F102GM00 ,  5F102GM04 ,  5F102GM08 ,  5F102GM10 ,  5F102GQ01 ,  5F102GR01 ,  5F102GS04 ,  5F102GS05 ,  5F102GT02 ,  5F102GT03 ,  5F102GV07 ,  5F102GV08 ,  5F102HC01 ,  5F102HC11 ,  5F102HC19

Patent cited by the Patent：

Cited by applicant (2)

• 半導体装置
  Gazette classification：公開公報   Application number：特願2000-373612   Applicant：松下電器産業株式会社
• 半導体素子およびその製造方法
  Gazette classification：公開公報   Application number：特願平10-355696   Applicant：株式会社東芝

Cited by examiner (2)

• 半導体装置
  Gazette classification：公開公報   Application number：特願2000-373612   Applicant：松下電器産業株式会社
• 半導体素子およびその製造方法
  Gazette classification：公開公報   Application number：特願平10-355696   Applicant：株式会社東芝