クロックバーニヤ調整

Inventor：
Applicant, Patent owner：
Agent (1)：山本秀策
Gazette classification：公表公報
Application number (International application number)：1998525742
Publication number (International publication number)：2001505693
Application date： Dec. 03, 1997
Publication date： Apr. 24, 2001
Summary：

【要約】メモリ集積回路などの集積回路は、入力クロック信号を受信し、そして立ち上がりエッジ遅延によって遅延される入力クロック信号を表す立ち上がりエッジクロック信号を提供し、立ち下がりエッジ遅延によって遅延される入力クロック信号を表す立ち下がりエッジクロック信号を提供する、バーニヤクロック調整回路を含む。エッジトリガー回路は、データおよび立ち上がりエッジクロック信号および立ち下がりエッジクロック信号を受信し、立ち上がりエッジクロック信号の立ち上がりエッジおよび立ち下がりエッジクロック信号の立ち下がりエッジにおいてデータを格納する。本発明の1つの形態は、データおよびコマンドバスを介してメモリモジュールに結合されるメモリコントローラを有するメモリシステムである。各メモリモジュールはバーニヤクロック調整回路を含む。

Claim (excerpt)：

入力クロック信号を受信し、そして立ち上がりエッジ遅延によって遅延される該入力クロック信号を表す立ち上がりエッジクロック信号を提供し、立ち下がりエッジ遅延によって遅延される該入力クロック信号を表す立ち下がりエッジクロック信号を提供する、バーニヤクロック調整回路と、データおよび該立ち上がりエッジクロック信号および該立ち下がりエッジクロック信号を受信し、該立ち上がりエッジクロック信号の該立ち上がりエッジおよび該立ち下がりエッジクロック信号の該立ち下がりエッジにおいてデータを格納する、エッジトリガー回路と、を含む、集積回路。

IPC (5)：

G06F 13/42 350 , G06F 12/00 564 , G06F 13/16 520 , G11C 11/401 , G11C 11/407

FI (5)：

G06F 13/42 350 B , G06F 12/00 564 A , G06F 13/16 520 Z , G11C 11/34 362 Z , G11C 11/34 362 S

Patent cited by the Patent：

Cited by examiner (4)

特開昭64-065617
コンピュータ装置においてデータ・メモリとビデオ・メモリ・アクセス要求を統合する方法およびコンピュータ・バス構造
Gazette classification：公開公報 Application number：特願平5-139239 Applicant：サン・マイクロシステムズ・インコーポレーテッド
特開昭64-065617

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Article cited by the Patent：

Cited by examiner (3)

Pulse Combining Network
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