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J-GLOBAL ID：200903017641484836

半導体素子のパッケージング方法

Inventor：
ティモシー・ジェイ・ワーフィールド

About ティモシー・ジェイ・ワーフィールド


Applicant, Patent owner：
モトローラ・インコーポレイテッド

About モトローラ・インコーポレイテッド


Agent (1)： 大貫 進介 (外1名)
Gazette classification：公開公報
Application number (International application number)：1997208470
Publication number (International publication number)：1998074855
Application date： Jul. 16, 1997
Publication date： Mar. 17, 1998
Summary：
【要約】【課題】 素子ウエハ上のダイ密度が高くなってもキャップ・ウエハの強度が維持され、ボンディング・パッドへの到達が容易であり、素子へのストレスが最小限である半導体素子のパッケージング方法を提供する。【解決手段】 キャップ・ウエハを用いて素子ウエハ上の半導体素子がパッケージされる。連続的なエッチング処理によって、キャップ・ウエハの表面からキャップ・ウエハ内に伸張する複数の部分的エッチングによるキャビティが形成される。部分的エッチングによるキャビティのパターンは素子ウエハ上のダイのパターンによって決まる。キャップ・ウエハを素子ウエハに位置合わせし、ガラス・フリットを接着剤として用いて素子ウエハに接着する。素子ウエハへの接着後、キャップ・ウエハの裏面が部分的エッチングによるキャビティに達するまで、キャップ・ウエハの厚みが裏面側から削減される。次に、素子ウエハがダイシングされ個々のダイが得られる。
Claim (excerpt)：
半導体素子のパッケージ方法であって:主面(31)とその上に形成された複数の半導体素子とを有する素子ウエハ(30)を設ける段階;第1の厚みを有するキャップ・ウエハ(10)を設ける段階であって、前記キャップ・ウエハは表面(11)と裏面(12)とを有する段階;前記キャップ・ウエハ(10)の第1の部分(23)に複数のキャビティ(27)を形成する段階であって、前記複数のキャビティ(27)は前記表面(11)から前記キャップ・ウエハ(10)内に前記キャップ・ウエハ(10)の前記第1の厚みより小さい深さまで伸張する段階;前記キャップ・ウエハ(10)の前記表面(11)を前記素子ウエハ(30)の前記主面(31)に対向して配置した状態で前記キャップ・ウエハ(10)を前記素子ウエハ(30)に接着する段階;および前記キャップ・ウエハ(10)の、前記複数のキャビティ(27)と前記裏面(12)との間の部分を除去する段階;から成ることを特徴とする方法。
IPC (2)：
H01L 23/04 ,  H01L 21/301
FI (2)：
H01L 23/04 F ,  H01L 21/78 Q
Patent cited by the Patent：
Cited by examiner (4)
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