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J-GLOBAL ID：200903017895354479

半導体装置

Inventor： 長谷川 滋
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1996325269
Publication number (International publication number)：1998173170
Application date： Dec. 05, 1996
Publication date： Jun. 26, 1998
Summary：

【要約】【課題】 IGBTなどのパワー半導体装置において、素子領域周辺部のN型ベース領域にホールが蓄積され、素子が破壊されることがある。【解決手段】 有効素子領域の周辺部でのカソード電極とP型ベース領域3とのコンタクト面積とカソード電極とN型ソース領域4とのコンタクト面積との比を、有効素子領域の中央部でのコンタクト面積比よりも大きくし、素子領域の周辺部での電子の注入効率を低くする。

Claim (excerpt)：

第1導電型の半導体基板と、前記半導体基板上に形成された第2導電型のドリフト領域と、前記ドリフト領域の表面に選択的に形成された第1導電型のベース領域と、前記ベース領域の表面に選択的に形成された第2導電型のソース領域と、前記ソース領域、前記ベース領域及び前記ドリフト領域上に絶縁膜を介して形成されたゲート電極と、前記ソース領域及び前記ベース領域と接続されたカソード電極と、前記半導体基板と接続されたアノード電極とよりなるユニットセルが複数配置された素子領域を有し、前記カソード電極から前記ドリフト領域へのキャリアの注入効率が、少なくとも前記素子領域の最外郭部に位置するユニットセルを含む素子領域の周辺部において、前記素子領域の周辺部より内部の素子領域の前記注入効率よりも低いことを特徴とする半導体装置。

FI (4)：

H01L 29/78 652 C ,  H01L 29/78 652 F ,  H01L 29/78 653 C ,  H01L 29/78 655 A

Patent cited by the Patent：

Cited by examiner (2)

• 絶縁ゲート型半導体装置およびその製造方法
  Gazette classification：公開公報   Application number：特願平5-276876   Applicant：三菱電機株式会社
• 特開昭63-073670