Pat
J-GLOBAL ID：200903019002455100
半導体集積回路及びそのレイアウト設計方法
Inventor：
Applicant, Patent owner：
Agent (1)：
前田 弘 (外2名)
Gazette classification：公開公報
Application number (International application number)：1995189276
Publication number (International publication number)：1996221473
Application date： Jul. 25, 1995
Publication date： Aug. 30, 1996
Summary：
【要約】【課題】 半導体集積回路内の各機能ブロック間及び各半導体集積回路間の同期動作を確保しながら、レイアウト設計を容易かつ能率よく行う。【解決手段】 機能ブロックBLを概略配置し、ブロック外配線経路を概略決定し、ブロック外遅延時間Tuot とブロック内遅延時間Tinとの和として最終的遅延時間Tを算出して、各セルについてのクロックスキューが制限範囲に収まり、かつ最終的遅延時間Tが所定範囲に収まるように機能ブロック内の各セルの配置とブロック内配線経路CNin及びブロック外配線経路CNout を決定し、決定された配線経路にしたがって配線パターンを生成する。機能ブロックBL内の各セルの配置とブロック内配線経路の決定とを行う際には、クロック木CTを表すテンプレートを生成し、このテンプレート上に表されたクロック木CTに基づいて、各セルの配置や配線経路の決定を行う。
Claim (excerpt)：
複数の素子で構成される半導体集積回路を少なくとも1つの素子からなる複数のセルに区画し、上記複数のセルを上記クロック信号が供給される複数の第1種セルと該第1種セル以外のセルからなる複数の第2種セルとに分類し、かつ上記複数のセルを複数の機能ブロックに区画して、上記半導体集積回路のレイアウトを設計する方法であって、上記半導体集積回路内に上記各機能ブロックを概略配置する第1ステップと、上記半導体集積回路への第1クロック入力部から上記各機能ブロックの第2クロック入力部に至るブロック外配線経路を概略決定する第2ステップと、上記第1クロック入力部から上記各機能ブロックの上記第2クロック入力部までのブロック外遅延時間と各機能ブロック内における上記第2クロック入力部から上記各第1種セルまでのブロック内遅延時間との和として最終的遅延時間を上記各第1種セルごとに算出して、上記各第1種セルにおける最終的遅延時間の差であるクロックスキューが制限範囲に収まり、かつ上記各第1種セルについての最終的遅延時間が所定範囲に収まるように上記各機能ブロック内における上記各セルの配置とブロック内配線経路及び上記ブロック外配線経路を決定する第3ステップと、上記ステップで決定された各配線経路にしたがって配線パターンを生成する第4ステップとを備えたことを特徴とする半導体集積回路のレイアウト設計方法。
IPC (4)：
G06F 17/50
, H01L 21/82
, H01L 27/04
, H01L 21/822
G06F 15/60 658 U
, G06F 15/60 658 K
, H01L 21/82 W
, H01L 27/04 D
