半導体記憶回路の制御方法

Inventor： ,
Applicant, Patent owner：
Agent (1)：若林忠
Gazette classification：公開公報
Application number (International application number)：1993327063
Publication number (International publication number)：1995182854
Application date： Dec. 24, 1993
Publication date： Jul. 21, 1995
Summary：

【要約】【目的】半導体記憶回路において、パイプライン構成の回路を有効に使う。【構成】サイクルC1でアクティブコマンドを入力すると、そのサイクルでのアドレスがロウアドレスとして取り込まれ、ワード線が選択される。次に、サイクルC3でライトコマンドを入力すると、アドレスA1がカラムアドレスとして取り込まれる。サイクルC3でインターナルクロック信号ICLK1が1ショットハイレベルとなると、カラムデコーダにアドレスデータA1がラッチされ、次にサイクルC4でインターナルクロック信号ICLK2が1ショットハイレベルとなると、この1ショットの間にアドレスデータA1は、カラムスイッチラッチに伝わり、カラムスイッチが選択され、ラッチされる。同時に、サイクルC4で、リードコマンドを入力すると、アドレスA2がカラムデコーダにラッチされる。

Claim (excerpt)：

ロウ、カラム両方向にアレイ状に配置された複数のメモリセル、これらメモリセルをカラムごとに共通にそれぞれ接続する複数のビット線対およびロウごとに共通にそれぞれ接続するワード線とを含むメモリセルアレイと、前記ビット線対の各々にそのビット線対の一端で接続され活性化信号に応じて前記ビット線対間の電位差を増幅するセンスアンプと、アドレス信号の供給を受けるロウアドレスバッファおよびカラムアドレスバッファと、前記ロウアドレスバッファの出力信号をデコードし、前記メモリセルの前記ロウごとに共通にそれぞれ接続する前記ワード線を駆動するロウデコーダと、前記カラムアドレスバッファの出力信号をデコードし、前記メモリセルの前記カラムごとに共通にそれぞれ接続する前記複数のビット線対を駆動するカラムデコーダと、前記メモリセルアレイのリード時に、前記カラムデコーダにより選択された前記センスアンプの出力信号を受けて、信号増幅するデータアンプと、前記データアンプの出力信号を受け、入出力端子に信号を出力するデータアウトバッファと、前記メモリセルアレイのライト時に、前記入出力端子から入力される書き込みデータ信号の供給を受けるライトバッファと、前記ライトバッファの出力信号を入力し、前記ロウおよびカラムデコーダのそれぞれで選択された前記メモリセルへ書き込みデータを出力するライトアンプと、前記ロウおよびカラムアドレスバッファ、前記ロウおよびカラムデコーダ、前記データアウトバッファ、前記ライトバッファならびに前記ライトアンプのそれぞれの前段または後段に配置され、外部入力クロックにより制御されるラッチ回路とを備え、アクティブコマンドにより前記ロウアドレスが決定し、前記ワード線が選択された後、任意の前記外部入力クロックを第1のクロックとし、該第1のクロック時にライトコマンドを入力すると、該第1のクロックに同期した内部信号をクロックとし、ライトコマンド入力により決定された前記カラムアドレスを、前記カラムアドレスバッファの前段または後談に配された前記ラッチ回路にラッチし、前記入出力端子から入力された書き込みデータを、前記ライトバッファの前段または後段に配された前記ラッチ回路にラッチし、次に、有効な前記外部入力クロックを第2のクロックとし、該第2のクロックに同期した内部信号をクロックとし、前記カラムアドレスバッファの出力信号を、前記カラムデコーダの前段または後段に配された前記ラッチ回路にラッチし、前記ライトバッファの出力を、前記ライトアンプの前段または後段に配された前記ラッチ回路にラッチし、前記第1のクロック時にリードコマンドを入力すると、該第1のクロックに同期した内部信号をクロックとし、リードコマンド入力により決定された前記カラムアドレスを、前記カラムアドレスバッファの前段または後段に配された前記ラッチ回路にラッチし、前記第2のクロックに同期した内部信号をクロックとし、前記カラムアドレスバッファの出力信号を前記カラムデコーダの前段または後段に配された前記ラッチ回路にラッチし、次に、有効な前記外部入力クロックを第3のクロックとし、該第3のクロックに同期した内部信号をクロックとし、前記データアンプからの出力信号を、前記データアウトバッファの前段または後段に配された前記ラッチ回路にラッチする、半導体記憶回路の制御方法において、アクティブコマンドにより前記ロウアドレスが決定し、前記ワード線が選択された後にライトコマンドを入力し、さらに次の前記外部入力クロックの入力時にリードコマンドを入力することを特徴とする、半導体記憶回路の制御方法。

FI (2)：

G11C 11/34 362 C , G11C 11/34 362 Z

Patent cited by the Patent：

Cited by examiner (4)

特開昭64-021786
特開平4-243085
特開平4-295693

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