Pat

J-GLOBAL ID：200903020189170722

強誘電体メモリ装置およびその製造方法

Inventor： 篠原 壮太 ,  天沼 一志 ,  村尾 幸信 ,  加藤 有光 ,  竹内 常雄 ,  林 喜宏
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 工藤 実 (外1名)
Gazette classification：公開公報
Application number (International application number)：1998095846
Publication number (International publication number)：1999297942
Application date： Apr. 08, 1998
Publication date： Oct. 29, 1999
Summary：

【要約】【課題】 加熱工程における強誘電体容量素子の残留分極値の低下を抑制する。これによりメモリセルの記憶保持特性や、書き換え疲労耐性の点で、製品の信頼性を向上させる。 【解決手段】 強誘電体容量素子の上部電極5をIrまたはIrO2を主体として構成し、上部電極とセルトランジスタの拡散層を接続する配線層10または上部電極近傍を通配線層の最下位層をタングステンまたはタングステンシリサイド(WSix)を含む材料で構成する。

Claim (excerpt)：

半導体基板上に絶縁膜を介して形成された強誘電体容量素子を含み、前記強誘電体容量素子は、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極からなり、前記上部電極は、前記強誘電体膜に接続された第1の金属の導電性酸化物層を含む積層を含む強誘電体メモリ装置。

IPC (8)：

H01L 27/10 451 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (4)：

H01L 27/10 451 ,  H01L 27/04 C ,  H01L 27/10 651 ,  H01L 29/78 371

Patent cited by the Patent：

Cited by examiner (3)

• マイクロ電子構造体とその製造法
  Gazette classification：公開公報   Application number：特願平7-196834   Applicant：テキサスインスツルメンツインコーポレイテツド, カリフォルニアインスティチュートオブテクノロジー
• 強誘電体膜を有する半導体メモリ装置
  Gazette classification：公開公報   Application number：特願平4-273230   Applicant：オリンパス光学工業株式会社
• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平9-236715   Applicant：富士通株式会社