半導体記憶装置

Inventor：
Applicant, Patent owner：
Agent (1)：高矢諭 (外2名)
Gazette classification：公開公報
Application number (International application number)：1996214739
Publication number (International publication number)：1998055692
Application date： Aug. 14, 1996
Publication date： Feb. 24, 1998
Summary：

【要約】【課題】メモリセルの数に対するスペアメモリセルの数をより抑える。【解決手段】メモリセルアレイMS0〜MSjそれぞれの1つのメモリセルが、ビットデータ信号B0〜Bjにてそれぞれアクセスされる。例えばメモリセルアレイMS1のアクセス中のメモリセルが不良メモリセルである場合、該メモリセルアレイMS1に接続するMOSトランジスタTNBがオフとなり、MOSトランジスタTNAがオンとなる。不良メモリセルへのアクセスの振り替えが、該メモリセルアレイMS1の右側へ順次なされ、メモリセルアレイMSjのメモリセルへのアクセスはスペアメモリセルアレイMSSのメモリセルによってなされる。1ワード当たり1つのスペアメモリセルだけでワード中のいかなるビットの不良をも置き換えることができる。

Claim (excerpt)：

マトリックス状に配置されたメモリセルを、アドレス信号に従って特定ワード幅で選択し、選択されたワードのメモリセルの内の少なくとも1つに対して、ビット線を経て書き込みアクセス、あるいは読み出しアクセスを行うようにした半導体記憶装置において、1ワードあたり1つないしは2つ設けられ、メモリセルのワード配列の両端の少なくともいずれか一方に配置され、該当ワードの不良メモリセルに置き換えられるスペアメモリセルと、前記メモリセル毎に設けられた、該当メモリセルの不良を判定するシフト判定回路と、前記メモリセル毎に設けられた、該当メモリセルそれ自体の不良、あるいは該メモリセルよりメモリリペア上流側のメモリセルの不良の際には、記憶データシフト信号を出力するシフト信号発生回路と、前記メモリセル毎に設けられた、前記記憶データシフト信号の出力時には、当該メモリセルへのアクセスを、メモリリペア下流側の隣接するメモリセルへ振り替えるアクセスシフト切替回路とを備え、1ワード内での不良メモリセルへのアクセスを、該メモリセルよりメモリリペア下流側のメモリセルへのアクセスに順次振り替え、最下流側のメモリセルへのアクセスは、そのワードの前記スペアメモリセルに振り替えるようにしたことを特徴とする半導体記憶装置。

IPC (2)：

G11C 29/00 301 , G11C 11/413

FI (2)：

G11C 29/00 301 B , G11C 11/34 341 C

Patent cited by the Patent：

Cited by examiner (1)

冗長回路
Gazette classification：公開公報 Application number：特願平6-139757 Applicant：富士通株式会社

Return to Previous Page