Pat

J-GLOBAL ID：200903020653680291

相補型MOS半導体装置および製造方法

Inventor： 伊藤 浩
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 岩佐 義幸
Gazette classification：公開公報
Application number (International application number)：1998348332
Publication number (International publication number)：2000174136
Application date： Dec. 08, 1998
Publication date： Jun. 23, 2000
Summary：

【要約】【課題】 N+ ゲートのイオン注入不純物チャネリングの防止およびP+ ゲートにおけるボロン(B)のゲート酸化膜突き抜けの防止を図る。【解決手段】 nMOSFETのゲート電極は、結晶粒径の小さいポリシリコン2から構成され、pMOSFETのゲート電極は、結晶粒径の大きいポリシリコン1から構成される。SiH4 を原料として600〜650°Cで成膜することで、0.1〜0.2um程度の前記結晶粒径の小さい2ポリシリコンを形成し、SiH4 を原料にして約550°Cでシリコン膜を成膜し、700°C以上の熱処理を施すことで約0.5um以上の前記結晶粒径の大きいポリシリコン1を形成する。

Claim (excerpt)：

nMOSFETとpMOSFETのゲート電極ポリシリコンの結晶粒径が異なることを特徴とする相補型MOS半導体装置。

IPC (5)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/28 301 ,  H01L 29/43 ,  H01L 29/78

FI (5)：

H01L 27/08 321 D ,  H01L 21/28 301 A ,  H01L 29/46 A ,  H01L 29/78 301 C ,  H01L 29/78 301 G

F-Term (32)：

4M104AA01 ,  4M104BB01 ,  4M104CC05 ,  4M104DD28 ,  4M104DD43 ,  4M104DD63 ,  4M104EE03 ,  4M104EE06 ,  4M104EE17 ,  4M104GG10 ,  4M104HH04 ,  5F040DA06 ,  5F040DB03 ,  5F040DC01 ,  5F040EC05 ,  5F040EC07 ,  5F040EF02 ,  5F040EK01 ,  5F040FB02 ,  5F040FB04 ,  5F040FC03 ,  5F040FC11 ,  5F040FC20 ,  5F048AA07 ,  5F048AC03 ,  5F048BA01 ,  5F048BB05 ,  5F048BB17 ,  5F048BC06 ,  5F048BE03 ,  5F048DA19 ,  5F048DA25

Patent cited by the Patent：

Cited by examiner (1)

• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平4-139042   Applicant：株式会社東芝