プロセッサ内で用いられるための命令デコーダ、命令発行構成およびマイクロプロセッサ

Inventor： ,
Applicant, Patent owner：
Agent (1)：森田俊雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1993198340
Publication number (International publication number)：1994161753
Application date： Aug. 10, 1993
Publication date： Jun. 10, 1994
Summary：

【要約】【目的】フェッチ、デコード、実行、およびライトバックステージでの複数個の命令で動作を実行するスーパースカラマイクロプロセッサ10を提供する。【構成】これは、複数個の命令を含む命令のブロックをフェッチするための命令キャッシュ16と実行するための機能ユニットに命令をデコードし発行する命令デコーダ18とを含む発行構成を含む。命令デコーダは、命令の各ブロックの選択された命令に命令が推論的に順に発行されることと命令を実行するために支援するオペランドまたは後に利用可能になるそれに代わるタグを付けられた値が利用可能になることと命令を実行するために必要な機能ユニットが利用可能になることとの要件を含む発行基準を与えこれらを満たす選択された命令を発行する。命令デコーダおよび命令キャッシュの動作はプロトコルによって調整され、命令の連続的昇順の発行と命令のブロックの効率的なフェッチとを確かにする。

Claim (excerpt)：

命令の供給源と前記命令を実行するための複数個の機能ユニットとを含むタイプのプロセッサにおいて用いられるための命令デコーダであって、前記命令デコーダは、前記命令の供給源に結合され、前記命令の供給源から前記命令のブロックを受け取るための入力手段を含み、前記命令のブロックは複数個の前記命令を含み、さらに前記受け取られた命令のブロックの前記命令の選択されたものをデコードするためのデコード手段を含み、前記デコード手段は、前記受け取られた命令のブロックの前記命令の前記選択されたものに発行基準を与えるための発行制御手段を含み、さらに前記機能ユニットに結合され、前記発行基準手段に応答して、前記発行基準を満たす前記受け取られた命令のブロックの前記選択された命令のすべてを前記機能ユニットに並列に発行するための出力手段を含む、命令デコーダ。

Patent cited by the Patent：

Cited by examiner (9)

特開平2-132524
特開平3-035322
特開昭59-091547

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