Pat

J-GLOBAL ID：200903021961861520

半導体装置の製造方法

Inventor： 駒井 尚紀 ,  野上 毅 ,  鬼頭 英至 ,  田口 充 ,  安藤 勝己
Applicant, Patent owner： ソニー株式会社
Agent (1)： 船橋 國則
Gazette classification：公開公報
Application number (International application number)：2000157542
Publication number (International publication number)：2001338926
Application date： May. 29, 2000
Publication date： Dec. 07, 2001
Summary：

【要約】【課題】 被研磨材料に生じている局所段差に起因する過剰研磨や研磨残りを生じることのない状態にして電解研磨を行うことを実現し、半導体製造プロセスに電解研磨を導入することを可能にする。【解決手段】 めっき法によって、基板11上に形成した絶縁膜12上に、絶縁膜12に形成した凹部13を埋め込む配線材料膜16を形成する工程と、絶縁膜12上に配線材料膜16を残した状態を保って配線材料膜16表面に生じている局所段差Sを緩和する工程と、電解研磨によって、溝13内のみに配線材料膜16を残すように絶縁膜12上の配線材料膜16を除去する工程とを備えている。

Claim (excerpt)：

めっき法によって、基板上に形成した絶縁膜上に、前記絶縁膜に形成した凹部を埋め込む配線材料膜を形成する工程と、前記絶縁膜上に前記配線材料膜を残した状態を保って前記配線材料膜表面に生じている局所段差を緩和する工程と、電解研磨によって、前記凹部内のみに前記配線材料膜を残すように前記絶縁膜上の前記配線材料膜を除去する工程とを備えたことを特徴とする半導体装置の製造方法。

IPC (3)：

H01L 21/3205 ,  H01L 21/304 622 ,  H01L 21/306

FI (3)：

H01L 21/304 622 X ,  H01L 21/88 K ,  H01L 21/306 M

F-Term (25)：

5F033HH11 ,  5F033HH34 ,  5F033MM01 ,  5F033MM12 ,  5F033PP06 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ19 ,  5F033QQ37 ,  5F033QQ46 ,  5F033QQ47 ,  5F033QQ48 ,  5F033RR06 ,  5F033SS15 ,  5F033XX01 ,  5F033XX34 ,  5F043AA26 ,  5F043BB18 ,  5F043DD07 ,  5F043DD16 ,  5F043FF01 ,  5F043FF07 ,  5F043GG03

Patent cited by the Patent：

Cited by examiner (2)

• 特表平4-507326
  
• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平11-184024   Applicant：株式会社東芝