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J-GLOBAL ID：200903022060137284

電力用半導体装置およびその製造方法

Inventor：
楠 茂

About 楠 茂


Applicant, Patent owner：
三菱電機株式会社

About 三菱電機株式会社


Agent (1)： 吉田 茂明 (外2名)
Gazette classification：公開公報
Application number (International application number)：1999001713
Publication number (International publication number)：2000200906
Application date： Jan. 07, 1999
Publication date： Jul. 18, 2000
Summary：
【要約】【課題】 IGBTおよびフリーホイールダイオードで構成される電力用半導体装置の小型化を実現するとともに、IGBTに内蔵されるフリーホイールダイオードの動作時に電流集中による素子破壊を防止した構成を提供する。【解決手段】 シリコン基板1の上主面側にはエミッタ側構造2が形成され、下主面側にはn型バッファ層3が形成され、n型バッファ層3の主面内にはp型コレクタ層4が形成され、p型コレクタ層4と間隔を開けてn型カソード領域6が選択的に形成され、p型コレクタ層4に接触するように金属のコレクタ電極5pが形成され、n型カソード領域6およびn型バッファ層3の一部に接触するように金属のカソード電極5nが形成され、カソード電極5nとコレクタ端子Cとの間には、ダイオード13が電流抑制用素子として配設されている。
Claim (excerpt)：
第1導電型の第1の半導体層と、前記第1の半導体層の第1の主面の表面内に選択的に形成された第2導電型の第1の半導体領域、前記第1の半導体領域の表面内に選択的に形成された第1導電型の第2の半導体領域、少なくとも、前記第2の半導体領域と前記第1の半導体層の間の前記第1の半導体領域の表面に接するように形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極で構成されるユニットの集合体と、少なくとも前記第2の半導体領域に接するように形成された第1の主電極と、前記第1の半導体層の第2の主面の表面内に前記ユニットの集合体の形成領域に対応して選択的に形成された第2導電型の第2の半導体層と、前記第2の半導体層の表面に接するように形成された第2の主電極と、前記第1の半導体領域にチャネルが形成されるように前記ゲート電極に電圧が印加された場合に、所定の条件下で、前記第2の半導体層の周囲の前記第1の半導体層に主電流が流入するのを抑制する電流抑制用素子と、を備える電力用半導体装置。
IPC (4)：
H01L 29/78 ,  H01L 29/872 ,  H01L 21/336 ,  H01L 29/861
FI (7)：
H01L 29/78 657 D ,  H01L 29/48 M ,  H01L 29/78 653 A ,  H01L 29/78 655 C ,  H01L 29/78 658 K ,  H01L 29/78 658 H ,  H01L 29/91 D
F-Term (7)：
4M104BB05 ,  4M104BB07 ,  4M104BB14 ,  4M104CC03 ,  4M104GG03 ,  4M104GG18 ,  4M104HH17
Patent cited by the Patent：
Cited by examiner (3)

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