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J-GLOBAL ID：200903022120824030

強誘電体メモリ

Inventor： 高橋 武博
Applicant, Patent owner： オリンパス光学工業株式会社 ,  シメトリックス・コーポレーション
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1993062062
Publication number (International publication number)：1994275792
Application date： Mar. 22, 1993
Publication date： Sep. 30, 1994
Summary：

【要約】【目的】本発明は、コンタクトホールの段差を少なくできて良好なステップカバレージが得、またトランジスタのソース・ドレイン領域とのオーミックコンタクトをなしえることを主要な目的とする。【構成】Si基板(31)上に形成され、強誘電体薄膜(40)を上部電極(41)及び下部電極(39)により挟んでなる強誘電体容量素子(38)と、前記基板(31)上に、前記強誘電体容量素子(38)に対し絶縁膜により電気的に分離して形成され、ソース・ドレイン領域(33,34) 及びゲート電極(36)を有するMOS型トランジスタとを具備し、前記ソース領域(33)又はドレイン領域(34)のいずれかに対応する前記絶縁膜、及び強誘電体容量素子の下部電極(39)に対応する前記絶縁膜に夫々コンタクトホール(45a,45b) を設け、これらコンタクトホールに1層以上の第1金属膜を夫々充填させ、更に前記第1金属膜同士を第2金属膜(49)により接続させたことを特徴とする強誘電体メモリ。

Claim (excerpt)：

半導体基板上に形成され、強誘電体薄膜を上部電極及び下部電極により挟んでなる強誘電体容量素子と、前記半導体基板上に、前記強誘電体容量素子に対し絶縁膜により電気的に分離して形成され、ソース・ドレイン領域及びゲート電極を有するMOS型トランジスタとを具備し、前記ソース領域又はドレイン領域のいずれかに対応する前記絶縁膜、及び強誘電体容量素子の電極に対応する前記絶縁膜に夫々コンタクトホールを設け、これらコンタクトホールに1層以上の第1金属膜を夫々充填させ、更に前記第1金属膜同士を第2金属膜により接続させたことを特徴とする強誘電体メモリ。

IPC (3)：

H01L 27/10 451 ,  G11C 11/22 ,  H01L 27/108

Patent cited by the Patent：

Cited by examiner (4)

• 半導体装置
  Gazette classification：公開公報   Application number：特願平3-165552   Applicant：セイコーエプソン株式会社
• 特開平4-296030
  
• エアーマツトレスの操作部の構造
  Gazette classification：公開公報   Application number：特願平3-233580   Applicant：松下電工株式会社
• 特開平4-296030