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J-GLOBAL ID：200903022909957078

半導体基板表面の微細ファセット形状作製方法

Inventor： 浅岡 康 ,  金子 忠昭 ,  佐野直克
Applicant, Patent owner： 財団法人新産業創造研究機構
Agent (2)： 梶 良之 ,  須原 誠
Gazette classification：公開公報
Application number (International application number)：2003059871
Publication number (International publication number)：2004273610
Application date： Mar. 06, 2003
Publication date： Sep. 30, 2004
Summary：

【課題】各種の半導体基板表面に自在にファセット制御された微細構造体を作製する方法を提供する。【解決手段】所定の結晶方位を有した単結晶半導体基板1表面に、集束イオンビームを照射して、前記単結晶半導体基板1表面を選択的に損傷領域化して、この選択的に損傷領域化した前記単結晶半導体基板1表面を極薄の融液層4に面するようにして、この融液層4を他の半導体基板5と挟み込み、前記単結晶半導体基板1から他の半導体基板5に対して温度勾配が形成されるようにして熱処理を行い、前記損傷領域化した部分を選択的にエッチングさせて、前記単結晶半導体基板1表面にファセット制御された微細構造物8を形成する。【選択図】 図6

Claim (excerpt)：

所定の結晶方位を有した単結晶半導体基板表面に、集束イオンビームを照射して、前記単結晶半導体基板表面を選択的に損傷領域化して、この選択的に損傷領域化した前記単結晶半導体基板表面を極薄の融液層に面するようにして、この融液層を他の半導体基板と挟み込み、前記単結晶半導体基板と他の半導体基板との間で温度勾配が形成されるようにして熱処理を行い、前記損傷領域化した部分にファセット制御された微細構造体を形成する半導体基板表面の微細ファセット形状作製方法。

IPC (2)：

H01L21/208 ,  H01S5/18

FI (2)：

H01L21/208 Z ,  H01S5/18

F-Term (17)：

5F053AA50 ,  5F053DD01 ,  5F053DD02 ,  5F053DD03 ,  5F053DD05 ,  5F053DD11 ,  5F053DD20 ,  5F053GG01 ,  5F053HH01 ,  5F053PP20 ,  5F053RR20 ,  5F073AB04 ,  5F073AB16 ,  5F073CB02 ,  5F073DA02 ,  5F073DA06 ,  5F073DA07

Patent cited by the Patent：

Cited by applicant (3)

• 基板の加工方法
  Gazette classification：公開公報   Application number：特願平5-051627   Applicant：日本電気株式会社
• 選択歪領域の形成方法
  Gazette classification：公開公報   Application number：特願平5-176432   Applicant：日本電気株式会社
• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願2001-312275   Applicant：三菱電機株式会社

Cited by examiner (3)

• 基板の加工方法
  Gazette classification：公開公報   Application number：特願平5-051627   Applicant：日本電気株式会社
• 選択歪領域の形成方法
  Gazette classification：公開公報   Application number：特願平5-176432   Applicant：日本電気株式会社
• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願2001-312275   Applicant：三菱電機株式会社