Pat

J-GLOBAL ID：200903023468072101

高電圧半導体構造及びその製造方法

Inventor： リチャード・ケイ・ウィリアムズ ,  マイケル・イー・コーネル ,  マイク・チャング ,  デイビット・グラッソ ,  アグネス・イェング ,  ジュイピング・チュアング
Applicant, Patent owner： シリコニックス・インコーポレイテッド
Agent (1)： 大島 陽一 (外1名)
Gazette classification：公開公報
Application number (International application number)：1994087577
Publication number (International publication number)：1995050413
Application date： Mar. 31, 1994
Publication date： Feb. 21, 1995
Summary：

【要約】【目的】 ドリフト領域のゲートエッジでのより減少したピーク電界を有する自己絶縁されたLDDラテラルDMOSトランジスタを提供することを目的とする。【構成】 第1導電型の基層と、基層上に形成された前記第1導電型のエピタキシャル層と、エピタキシャル層に形成された第2導電型の第1領域と、エピタキシャル層内に第1領域から分離されて形成された第2導電型の第2領域と、エピタキシャル層内に第1領域と第2領域との間に、かつ第2領域と接触して形成された第2導電型のドリフト領域と、ドリフト領域と第1領域との間のエピタキシャル層内に形成されたチャネル領域と、エピタキシャル層の上に形成された絶縁層と、絶縁層とチャネル領域の上に形成されたゲート領域と、絶縁層の上に形成され、かつ第1領域と第2領域とに電気的に接続された、窒化珪素から形成されたパッシベーション層とからなる。

Claim (excerpt)：

電界効果トランジスタを備えた高電圧半導体構造であって、前記電界効果トランジスタが、第1の導電型の基層と、前記基層上に形成された前記第1の導電型のエピタキシャル層と、前記エピタキシャル層に形成された第2の導電型の第1領域と、前記エピタキシャル層内に前記第1領域から分離されて形成された前記第2の導電型の第2領域と、前記エピタキシャル層内に前記第1領域と前記第2領域との間に、かつ前記第2領域と接触して形成された前記第2の導電型のドリフト領域と、前記ドリフト領域と前記第1領域との間の前記エピタキシャル層内に形成されたチャネル領域と、前記エピタキシャル層の上に形成された絶縁層と、前記絶縁層と前記チャネル領域の上に形成されたゲート領域と、前記絶縁層の上に形成され、かつ前記第1領域と前記第2領域とに電気的に接続された、窒化珪素から形成されたパッシベーション層とを有し、前記第1領域が第1電圧であって、前記第2領域が第2電圧である時、前記ドリフト領域と前記チャネル領域内に電界が形成されることを特徴とする高電圧半導体構造。

IPC (3)：

H01L 29/78 ,  H01L 21/318 ,  H01L 21/336

FI (3)：

H01L 29/78 301 W ,  H01L 29/78 301 L ,  H01L 29/78 301 X

Patent cited by the Patent：

Cited by examiner (5)

• 特開平1-138759
  
• 特開平4-130631
  
• 特開平4-369261
  
• 半導体装置
  Gazette classification：公開公報   Application number：特願平3-223230   Applicant：株式会社東芝
• 特開昭63-133572