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J-GLOBAL ID：200903023644927887

メモリセルのキャパシタ形成方法

Inventor： 中原 智也
Applicant, Patent owner： 宮崎沖電気株式会社 ,  沖電気工業株式会社
Agent (1)： 大垣 孝
Gazette classification：公開公報
Application number (International application number)：1993152250
Publication number (International publication number)：1995022518
Application date： Jun. 23, 1993
Publication date： Jan. 24, 1995
Summary：

【要約】【目的】 メモリセルのキャパシタ絶縁膜及び電極の間に低誘電率酸化物が生成するのを防止するためキャパシタ電極としてPt電極を用いる場合に、Ptの微細加工を可能にする。【構成】 平坦化層22及び層間接続用導体26により平坦面29を形成し、平坦面29上に、電極形成領域30を露出し電極非形成領域32を覆う絶縁膜34を形成する。然る後、絶縁膜34上にPt層36を積層する。次いでこの層36とパット40との間に研磨材38を押圧挟持しながらパッド40を動かし、これにより電極非形成領域32のPt層36を化学的かつ機械的に研磨して選択的に除去する。電極形成領域30に残存するPt層36によりキャパシタの下部電極を形成する。同様にしてPt層を化学的かつ機械的に研磨することにより、キャパシタの上部電極を形成し、目的を達成する。

Claim (excerpt)：

メモリキャパシタ形成用下地を形成する工程と、前記下地上に、表面平坦な平坦化層を形成する工程と、前記平坦化層にコンタクト穴を形成し、該コンタクト穴を表面平坦な層間接続用導体で埋め込む工程と、前記平坦化層上に、前記コンタクト穴を含む第一電極形成領域を露出しかつ第一電極非形成領域を覆う第一絶縁膜を形成する工程と、前記第一絶縁膜上に、第一電極材料を積層する工程と、前記第一電極非形成領域の第一電極材料を化学的かつ機械的な研磨により選択的に除去し、前記第一電極形成領域にメモリキャパシタの下部電極を形成する工程と、前記下部電極上に、キャパシタ絶縁膜形成用の中間絶縁膜を形成する工程と、前記中間絶縁膜上に、第二電極形成領域を露出しかつ第二電極非形成領域を覆う第二絶縁膜を形成する工程と、前記第二絶縁膜上に、第二電極材料を積層する工程と、前記第二電極非形成領域の第二電極材料を化学的かつ機械的な研磨により選択的に除去し、前記第二電極形成領域にメモリキャパシタの上部電極を形成する工程とを含んで成ることを特徴とするメモリセルのキャパシタ形成方法。

IPC (4)：

H01L 21/8242 ,  H01L 21/28 301 ,  H01L 21/304 321 ,  H01L 27/108

Patent cited by the Patent：

Cited by examiner (2)

• 特開平3-165557
  
• 半導体装置
  Gazette classification：公開公報   Application number：特願平3-165551   Applicant：セイコーエプソン株式会社