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J-GLOBAL ID：200903023957543494

トランジスタ電極上にシリサイド層が形成されているIC構造、MOSトランジスタおよびその製造方法

Inventor： ジェー シー マー ,  シー チェン スー
Applicant, Patent owner： シャープ株式会社 ,  シャープ・マイクロエレクトロニクス・テクノロジー・インコーポレイテッド
Agent (1)： 山本 秀策
Gazette classification：公開公報
Application number (International application number)：1997251798
Publication number (International publication number)：1998178179
Application date： Sep. 17, 1997
Publication date： Jun. 30, 1998
Summary：

【要約】【課題】 MOSデバイスにおいて、電極上に低シート抵抗のシリサイド層を形成する方法を提供する。【解決手段】 本発明の集積回路(IC)構造40は、MOSトランジスタを製造する際に形成される、異なる厚さの部分を有するシリサイド層56で覆われたIC構造40であって、該IC構造40は、基板42と;該基板42上のソース44/ドレイン46電極と;チャネル領域48の上方に設けられるゲート絶縁層50と、該ゲート絶縁層50上に設けられるゲート電極52と、該ゲート電極52を概ね取り巻くゲート絶縁サイドウォール54と、を含むゲートと;該ソース44/ドレイン46電極、該ゲート電極52および該ゲートサイドウォール54の上の金属シリサイド層56と;を備えており、該金属シリサイド層56は、該ソース44/ドレイン46電極および該ゲート電極52上では第1の厚さを有する部分と、該ゲートサイドウォール54上では該第1の厚さより小さい第2の厚さを有する部分とを含んでいる。

Claim (excerpt)：

MOSトランジスタを製造する際に形成される、異なる厚さの部分を有するシリサイド層で覆われた集積回路(IC)構造であって、該IC構造は、該トランジスタが形成される活性領域に絶縁性材料による部分を有する基板と、該基板上のソース/ドレイン電極であって、シリコン内に拡散するドーピング不純物を注入したシリコンから形成され、且つシリコンチャネル領域によって互いに分離されているソース/ドレイン電極と、該チャネル領域の上方に設けられるゲート絶縁層と、該ゲート絶縁層上に設けられるゲート電極と、該ゲート絶縁層上に形成され該ゲート電極を概ね取り巻くゲート絶縁サイドウォールと、を含むゲートであって、該ゲート絶縁層および該サイドウォールによって該ゲート電極と該ソース/ドレイン電極とが互いに分離されている、ゲートと、該ソース/ドレイン電極および該ゲート電極の表面に対してほぼ垂直且つ該ゲートサイドウォールの表面に対してほぼ平行に延びる平行パスを通して、シリサイドを堆積することによって形成される金属シリサイド層であって、該ソース/ドレイン電極および該ゲート電極上では第1の厚さを有する部分と、該ゲートサイドウォール上では該第1の厚さより小さい第2の厚さを有する部分とを含んでおり、これにより、その後の処理工程において該第2の厚さより大きく且つ該第1の厚さ未満である所定の厚さ分の該シリサイド層を等方性除去をすることによって、該ソース/ドレインおよび該ゲート電極は、第3の厚さのシリサイド層に覆われ、その導電性が向上する、該シリサイド層と、を備えているIC構造。

IPC (4)：

H01L 29/786 ,  H01L 21/28 301 ,  H01L 29/78 ,  H01L 21/336

FI (6)：

H01L 29/78 616 V ,  H01L 21/28 301 S ,  H01L 29/78 301 X ,  H01L 29/78 626 C ,  H01L 29/78 627 F ,  H01L 29/78 627 Z

Patent cited by the Patent：

Cited by applicant (1)

• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平5-303754   Applicant：日本電気株式会社