Pat

J-GLOBAL ID：200903025287114271

半導体表面の研磨方法、半導体デバイスの製造方法および半導体デバイス

Inventor： 澤野 憲太郎 ,  白木 靖寛 ,  中川 清和
Applicant, Patent owner： 澤野 憲太郎 ,  白木 靖寛 ,  中川 清和
Agent (1)： 成瀬 重雄 (外1名)
Gazette classification：公開公報
Application number (International application number)：2001087850
Publication number (International publication number)：2002289533
Application date： Mar. 26, 2001
Publication date： Oct. 04, 2002
Summary：

【要約】【課題】貫通転位を抑えつつ表面ラフネスを小さくすることができる半導体表面の研磨方法および半導体デバイスの製造方法および半導体デバイスを提供する。【解決手段】Si基板10の表面11に、Si基板10と格子定数が異なるSiGe層20を成長させる。SiGe層20は、傾斜組成バッファー法により形成される。ついで、SiGe層20を十分厚くなるまで成長させて緩和させる。ついで、SiGe層20の表面21をCMP法により研磨する。このCMP研磨により、SiGe層20の表面21のラフネスを、RMS値において数nm程度まで低下させることができる。平坦化された表面21にSiを成長させることで、平坦度の高い歪みSi層30を得ることができる。この歪みSi層30は、貫通転位が少なくかつ表面ラフネスが小さいものとなる。

Claim (excerpt)：

下記のステップを有することを特徴とする、半導体表面の研磨方法。(a)第1半導体の表面に、この第1半導体と格子定数が異なる第2半導体を成長させるステップ、(b)前記第2半導体を緩和させるステップ、(c)前記第2半導体の表面をCMP法により研磨するステップ。

IPC (2)：

H01L 21/205 ,  H01L 21/304 621

FI (2)：

H01L 21/205 ,  H01L 21/304 621 D

F-Term (8)：

5F045AB01 ,  5F045AB02 ,  5F045AF03 ,  5F045BB12 ,  5F045CA06 ,  5F045DA53 ,  5F045DA58 ,  5F045GH06