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J-GLOBAL ID：200903025564254639

半導体基板の製造方法

Inventor： 有 働 祐 宗 ,  古 川 和 由
Applicant, Patent owner： 株式会社東芝
Agent (1)： 佐藤 一雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1992325533
Publication number (International publication number)：1994176993
Application date： Dec. 04, 1992
Publication date： Jun. 24, 1994
Summary：

【要約】【目的】 接着ウェーハとしての直径を減じることなく大口径化が容易で、しかも素子形成領域とその外周部との間に生じる段差を極力小さくして素子形成工程での発塵やパターンボケの発生を防止し、かつ前記外周部のミラー加工が容易なものを提供する。【構成】 第1のシリコンウェーハ11と第2のシリコンウェーハ12とを誘電体層15を介在させつつ接着させて接着ウェーハ13を形成した後、第1のシリコンウェーハ11の肉厚を所定の厚さまで減らすようにした半導体基板の製造方法において、第1のシリコンウェーハ11の周縁部の第2のシリコンウェーハ12と未接着となる部分11aを含む領域を厚さ方向に接着面の反対側の表面より接着界面17の直前まで研削する工程と、この研削後に研削部18のシリコンウェーハ11を接着界面17までエッチングする工程とを経ることを特徴とする。

Claim (excerpt)：

第1のシリコンウェーハと第2のシリコンウェーハとを誘電体層を介在させつつ接着させて接着ウェーハを形成した後、前記第1のシリコンウェーハの肉厚を所定の厚さまで減らすようにした半導体基板の製造方法において、第1のシリコンウェーハの周縁部の第2のシリコンウェーハと未接着となる部分を含む領域を厚さ方向に接着面の反対側の表面より接着界面の直前まで研削する工程と、この研削後に研削部のシリコンウェーハを接着界面までエッチングする工程とを経ることを特徴とする半導体基板の製造方法。

IPC (2)：

H01L 21/02 ,  H01L 27/12

Patent cited by the Patent：

Cited by examiner (2)

• 張り合わせSOIウェーハの製法
  Gazette classification：公開公報   Application number：特願平4-209117   Applicant：三菱マテリアル株式会社, 三菱マテリアルシリコン株式会社
• 特開平3-219000