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J-GLOBAL ID：200903026277845304

半導体装置及びその製造方法

Inventor： 佐藤 高広 ,  藤平 龍彦 ,  上野 勝典 ,  大西 泰彦 ,  岩本 進 ,  永岡 達司
Applicant, Patent owner： 富士電機株式会社
Agent (1)： 山田 稔
Gazette classification：公開公報
Application number (International application number)：2000357970
Publication number (International publication number)：2001298190
Application date： Nov. 24, 2000
Publication date： Oct. 26, 2001
Summary：

【要約】【課題】 ガードリングやフィールドプレートを形成せずとも、ドリフト部の耐圧よりもその素子外周部の耐圧を大きくできる半導体装置の提供。【解決手段】 縦形MOSFETにおいて、縦形並列pn構造の縦形ドリフト部22の周りで表面とドレイン層11との間に介在し、オン状態では非電路領域であってオフ状態では空乏化する耐圧構造部(素子外周部)20が、縦形のn型領域20aと縦形のp型領域とを交互に繰り返して接合して成る縦形並列pn構造を備えている。オフ状態では、多重のpn接合面から空乏層が双方に拡張し、pベース領域13aの近傍に限らず、外方向や裏面側まで空乏化できるので、耐圧構造部20の耐圧はドリフト部22の耐圧よりも大きい。

Claim (excerpt)：

基板の第1主面側に形成された素子活性領域に電気的に接続する第1の電極と、前記基板の第2主面側に形成された第1導電型の低抵抗層に電気的に接続する第2の電極と、前記素子活性領域と前記低抵抗層との間に介在し、オン状態ではドリフト電流を縦方向に流すと共にオフ状態では空乏化する縦形ドリフト部とを有する半導体装置において、前記縦形ドリフト部の周りで前記第1主面と前記低抵抗層との間に介在し、オン状態では非電路領域であってオフ状態では空乏化する耐圧構造部が、第1導電型領域と第2導電型領域とを交互に繰り返して接合して成る並列pn構造を備えていることを特徴する半導体装置。

IPC (5)：

H01L 29/78 652 ,  H01L 29/78 ,  H01L 29/06 ,  H01L 21/336 ,  H01L 29/861

FI (5)：

H01L 29/78 652 H ,  H01L 29/78 652 P ,  H01L 29/06 ,  H01L 29/78 658 A ,  H01L 29/91 D

Patent cited by the Patent：

Cited by examiner (2)

• 超接合半導体素子およびその製造方法
  Gazette classification：公開公報   Application number：特願平10-209267   Applicant：富士電機株式会社
• 高電圧MOSFET構造
  Gazette classification：公開公報   Application number：特願平10-318826   Applicant：ハリスコーポレイション