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J-GLOBAL ID：200903026512359129

半導体記憶装置及びその製造方法

Inventor：
矢島 貴史

About 矢島 貴史


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 菅野 中
Gazette classification：公開公報
Application number (International application number)：1996186091
Publication number (International publication number)：1998032316
Application date： Jul. 16, 1996
Publication date： Feb. 03, 1998
Summary：
【要約】【課題】 半導体記憶装置におけるメモリセル部と周辺回路部との高低差を少なくして、コンタクトのアスペクト比を良好なものとする。【解決手段】 P型シリコン基板1上に設けられたメモリセル部と周辺回路部より構成された半導体記憶装置において、メモリセル部のみに、容量絶縁膜10及び下部容量電極9並びに上部容量電極11からなるスタック型容量を有し、周辺回路領域のみに第2の配線層13を有する。周辺回路領域のみに第2の配線層13があるため、平坦化したときに第2の配線層13上の第4の層間絶縁膜14を十分に薄くすることができ、第2の配線層13と第3の配線層15とのコンタクトのアスペクト比を良好なものとすることができる。
Claim (excerpt)：
半導体基板上に設けられたメモリセル部と周辺回路部とにより構成された半導体記憶装置であって、スタック型容量と導電層とを有し、スタック型容量は、容量絶縁膜を下部容量電極と上部容量電極とで挾んだ構造のものであって、前記メモリセル部のみに設けられ、導電層は、前記スタック型容量を被覆し前記メモリセル部及び周辺回路部に跨る層間絶縁層のうち周辺回路部の層間絶縁層上にのみ設けられたものであることを特徴とする半導体記憶装置。
IPC (2)：
H01L 27/108 ,  H01L 21/8242
FI (3)：
H01L 27/10 681 D ,  H01L 27/10 621 C ,  H01L 27/10 681 F
Patent cited by the Patent：
Cited by examiner (2)

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