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J-GLOBAL ID：200903078946968689
半導体記憶装置およびその製造方法
Inventor：
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Applicant, Patent owner：
Agent (1)：
宮井 暎夫
Gazette classification：公開公報
Application number (International application number)：1993058725
Publication number (International publication number)：1994275794
Application date： Mar. 18, 1993
Publication date： Sep. 30, 1994
Summary：
【要約】【目的】 チップの小面積化を容易にした半導体記憶装置を提供する。【構成】 半導体チップ主面上に設けられた複数のメモリセルおよび複数のトランジスタの上部を含む領域にボンデングパッド10b,13bが位置し、そのボンデングパッド10b,13bが複数レベルの配線層の上部配線層10a,13aの一部で積層形成されており、積層形成されたボンデングパッド10b,13b間の上下方向コンタクトをボンデングパッド10b,13bの周辺部で行っている。【効果】 ボンデングパッドを活生領域上に設けた構造にすることにより、チップの小面積化を実現することができる。
Claim (excerpt)：
複数のメモリセルおよび前記メモリセルの周辺に位置する複数のトランジスタを有する半導体基板と、前記メモリセルおよび前記複数のトランジスタの一部に接続された複数の第1レベル配線層と、前記第1レベル配線層の上方に位置する第2レベル以降の複数の配線層と、最上レベル配線層と同一層で形成された複数のボンデングパッドとを備えた半導体記憶装置であって、前記メモリセルは前記複数のトランジスタと同時に形成されたスイッチングトランジスタを有しており、前記スイッチングトランジスタの一部と前記複数のトランジスタの一部は前記第1レベル配線層で接続されており、前記第1レベル配線層上部に位置する前記複数の第2レベル以降の配線層の各々が各レベル配線層直下の配線層の一部に接続されており、前記複数のボンデングパッドの各々が少なくとも前記複数のメモリセルおよび前記複数のトランジスタの一部を含む領域の上部に位置することを特徴とする半導体記憶装置。
IPC (3)：
H01L 27/108
, H01L 21/60 301
, H01L 27/04
Cited by examiner (11)
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