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J-GLOBAL ID：200903026750497513
計算機システム及びI/Oブリッジ
Inventor：
,
Applicant, Patent owner：
Agent (3)：
後藤 政喜
, 松田 嘉夫
, 藤井 正弘
Gazette classification：公開公報
Application number (International application number)：2005273400
Publication number (International publication number)：2007086963
Application date： Sep. 21, 2005
Publication date： Apr. 05, 2007
Summary：
【課題】汎用性の高いI/Oスイッチを用いて、仮想計算機間でI/Oの共有を実現する際のオーバーヘッドを低減することを目的とする。【解決手段】複数のCPUコアと、CPUコアに接続されたASブリッジ15と、CPUコアまたはASブリッジ15からアクセス可能な主記憶と、を備えたCPUモジュール#0と、CPUモジュール#0のASブリッジ15とI/Oブレード#5とを接続するASスイッチSW0、SW1と、を備え、CPUモジュール#0は、複数のCPUコアと主記憶とを複数の論理区画に分割するハイパバイザを有し、ASブリッジ15は、論理区画とI/Oブレード#5との間で送受信されるASパケットを中継する際に、論理区画毎に設定された仮想経路情報と、当該ASブリッジ15からI/Oブレード#5までの経路情報とをASパケットの経路情報に付加し、論理区画毎に前記I/Oブレード#5との間のASパケットを切り換える仮想スイッチSWv1を備える。【選択図】図7
Claim (excerpt)：
複数のCPUコアと、前記CPUコアに接続されたI/Oブリッジと、前記CPUコアまたはI/Oブリッジからアクセス可能な主記憶と、を備えたCPUモジュールと、
前記CPUモジュールのI/OブリッジとI/Oモジュールとを接続するI/Oスイッチと、を備えた計算機システムにおいて、
前記CPUモジュールは、
前記複数のCPUコアと主記憶とを複数の論理区画に分割するファームウェアを備え、
前記I/Oブリッジは、
前記論理区画とI/Oモジュールとの間で送受信されるI/Oアクセス情報を中継する際に、前記論理区画毎に設定された仮想経路情報と、当該I/OブリッジからI/Oモジュールまでの経路情報とを前記I/Oアクセス情報の経路情報に付加して、論理区画毎に前記I/Oモジュールとの間のI/Oアクセス情報を切り換える仮想スイッチを備えたことを特徴とする計算機システム。
IPC (1)：
FI (1)：
Patent cited by the Patent：
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