Pat

J-GLOBAL ID：200903027136560990

不揮発性半導体記憶装置

Inventor： 山口 哲哉 ,  有留 誠一 ,  田中 智晴 ,  白田 理一郎
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1993233928
Publication number (International publication number)：1995094612
Application date： Sep. 20, 1993
Publication date： Apr. 07, 1995
Summary：

【要約】【目的】 NAND型フラッシュEEPROMとグランドアレイ型EEPROMとの、各々の優位な点のみを同時に生かすことができ、高信頼性かつ高密度なEEPROMを提供すること。【構成】 表面部にストライプ状のp型半導体領域13とn型半導体領域14が交互に繰り返して配置された半導体基板12と、n型領域14上に形成された薄いトンネル酸化膜16と、p型領域13上に形成された厚い酸化膜15と、行方向に沿って断続的に形成された浮遊ゲート17と、行方向に沿って連続して形成され、かつ浮遊ゲート17の上に積層された制御ゲート19とを具備し、埋込みビット線となるp型領域13をソース・ドレインとするFET構造のメモリセルを構成したEEPROMにおいて、半導体基板12をSOI基板とし、n型領域14及びp型領域13を行方向に対して完全に分離したことを特徴とする。

Claim (excerpt)：

絶縁膜上に形成され、列方向に向かってストライプ状に伸びた第1導電型半導体領域と第2導電型半導体領域とからなり、これらの各領域を行方向に交互に繰り返して配置した半導体基板と、前記第1導電型半導体領域の上部に形成された薄いトンネル絶縁膜と、前記第2導電型半導体領域の上部に形成された厚い絶縁膜と、前記各半導体領域の作るストライプ・パターンと直交するかたちで、行方向に沿って前記トンネル絶縁膜上に形成された浮遊ゲートと、前記各半導体領域の作るストライプ・パターンと直交するかたちで、行方向に沿って連続して形成され、かつ前記浮遊ゲートの上に積層された制御ゲートとを具備してなり、前記各半導体領域及び各ゲートでFET構造のメモリセルを構成し、前記第2導電型半導体領域はメモリセル・トランジスタのドレイン部及びソース部を形成すると共に埋込みビット線となり、前記制御ゲートはワード線となることを特徴とする不揮発性半導体記憶装置。

IPC (4)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2)：

H01L 29/78 371 ,  H01L 27/10 434

Patent cited by the Patent：

Cited by examiner (3)

• 特開昭55-046598
  
• 不揮発性半導体記憶装置及びその製造方法
  Gazette classification：公開公報   Application number：特願平5-187580   Applicant：新日本製鐵株式会社
• 特開平2-063163