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J-GLOBAL ID：200903028899248969

半導体装置、及び、不揮発性メモリの製造方法

Inventor：
森 誠一

About 森 誠一

, 
野口 充宏

About 野口 充宏


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 三好 秀和 (外7名)
Gazette classification：公開公報
Application number (International application number)：2001324141
Publication number (International publication number)：2002203919
Application date： Oct. 22, 2001
Publication date： Jul. 19, 2002
Summary：
【要約】【課題】 浮遊ゲートと制御ゲート間の容量結合を大きくしても浮遊ゲート間容量が大きくなりにくく、素子分離幅を狭めることが可能な半導体装置を提供する。【解決手段】 半導体基板上に第1の絶縁膜、第1の導電体膜、キャップ材膜を順次堆積し、同一のマスクで、第1の絶縁膜、第1の導電体膜、キャップ材膜と基板をエッチングし、溝部を形成する。この溝部を第2の絶縁膜で埋め込み、キャップ材膜を除去する。そして、第2の導電体膜を形成し、第2の絶縁膜の側面に第2の導電体膜に残すエッチングを行う。このことにより、浮遊ゲートの制御ゲートに対向する面積を拡大させても、他の浮遊ゲートに対向する面積はそれほど拡大しない。
Claim (excerpt)：
表面に溝を有する半導体基板と、前記溝に埋め込まれ側面の上部が前記基板の表面より高い第1と第2の絶縁体と、前記基板の表面上に設けられ、一端が前記第1の絶縁体と接し、他端が前記第2の絶縁体と接する第3の絶縁膜と、前記第3の絶縁膜の表面上に設けられ、一端面が前記第1の絶縁体と接し、他端面が前記第2の絶縁体と接する第1の導電体と、前記第1の導電体の前記一端面の近傍に設けられる第2の導電体と、前記第1の導電体の前記他端面の近傍に設けられる第3の導電体と、前記第2の導電体の第1の側面と前記第3の導電体の第2の側面に接し、前記第1の導電体の上面と接する第4の絶縁膜と、前記第4の絶縁膜の上に設けられる第4の導電体とを有することを特徴とする半導体装置。
IPC (5)：
H01L 21/8247 ,  H01L 27/10 481 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (3)：
H01L 27/10 481 ,  H01L 27/10 434 ,  H01L 29/78 371
F-Term (51)：
5F083EP04 ,  5F083EP23 ,  5F083EP44 ,  5F083EP55 ,  5F083EP56 ,  5F083EP76 ,  5F083ER21 ,  5F083GA03 ,  5F083GA22 ,  5F083HA02 ,  5F083JA04 ,  5F083JA05 ,  5F083JA33 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083NA01 ,  5F083PR01 ,  5F083PR05 ,  5F083PR06 ,  5F083PR07 ,  5F083PR09 ,  5F083PR29 ,  5F083PR39 ,  5F083PR40 ,  5F083PR43 ,  5F083PR44 ,  5F083PR53 ,  5F083PR54 ,  5F083ZA03 ,  5F083ZA05 ,  5F083ZA28 ,  5F101BA01 ,  5F101BA05 ,  5F101BA12 ,  5F101BA15 ,  5F101BA17 ,  5F101BA29 ,  5F101BA35 ,  5F101BA36 ,  5F101BB05 ,  5F101BD02 ,  5F101BD30 ,  5F101BD34 ,  5F101BD35 ,  5F101BF08 ,  5F101BF09 ,  5F101BH13 ,  5F101BH19 ,  5F101BH21
Patent cited by the Patent：
Cited by examiner (2)

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