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J-GLOBAL ID：200903029365952918

半導体装置および半導体装置の製造方法

Inventor：
瀧澤 照夫

About 瀧澤 照夫


Applicant, Patent owner：
セイコーエプソン株式会社

About セイコーエプソン株式会社


Agent (3)： 森 哲也 ,  内藤 嘉昭 ,  崔 秀▲てつ▼
Gazette classification：公開公報
Application number (International application number)：2006013667
Publication number (International publication number)：2007194547
Application date： Jan. 23, 2006
Publication date： Aug. 02, 2007
Summary：
【課題】チップサイズを低減しつつ、SOI構造とバルク構造とを同一基板上に混載する。【解決手段】半導体基板101にはSOI形成領域R1およびバルク領域R2が設けられ、SOI形成領域R1には埋め込み絶縁層111を介して半導体層104が半導体基板101上に形成され、ゲート電極113aにて区切られたアクティブ領域107の端部には、埋め込み絶縁層111上に配置されたドレイン層114aが形成され、ゲート電極113bにて区切られたアクティブ領域107の端部には、埋め込み絶縁層111上に配置されたソース層114cが形成され、ゲート電極113cにて区切られたアクティブ領域107の端部には、半導体基板101に配置されたソース層114dが形成され、ゲート電極113a〜113cに囲まれたアクティブ領域107には、共通ソース/ドレイン層114bが配置されている。【選択図】図1
Claim (excerpt)：
半導体基板上の一部の領域に絶縁層を介して形成された半導体層と、 前記半導体層に形成された第1電界効果型トランジスタと、 前記第1電界効果型トランジスタとソースまたはドレインを互いに共有するようにして前記半導体基板に形成された第2電界効果型トランジスタとを備えることを特徴とする半導体装置。
IPC (4)：
H01L 29/786 ,  H01L 27/08 ,  H01L 21/823 ,  H01L 27/088
FI (3)：
H01L29/78 613Z ,  H01L27/08 331E ,  H01L27/08 102A
F-Term (35)：
5F048AA04 ,  5F048AC01 ,  5F048BA01 ,  5F048BA09 ,  5F048BA14 ,  5F048BA16 ,  5F048BA19 ,  5F048BA20 ,  5F048BB05 ,  5F048BD09 ,  5F048BF15 ,  5F048BF16 ,  5F048BG13 ,  5F110AA04 ,  5F110BB04 ,  5F110CC02 ,  5F110DD05 ,  5F110DD12 ,  5F110DD13 ,  5F110DD14 ,  5F110EE09 ,  5F110EE45 ,  5F110FF02 ,  5F110FF23 ,  5F110GG01 ,  5F110GG02 ,  5F110GG03 ,  5F110GG04 ,  5F110GG12 ,  5F110GG25 ,  5F110GG42 ,  5F110HJ01 ,  5F110HJ13 ,  5F110NN74 ,  5F110QQ11
Patent cited by the Patent：
Cited by applicant (1)

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