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J-GLOBAL ID：200903081468596216

半導体装置及びその製造方法

Inventor：
山田 敬

About 山田 敬

, 
永野 元

About 永野 元

, 
浜本 毅司

About 浜本 毅司


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (6)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  村松 貞男 ,  橋本 良郎
Gazette classification：公開公報
Application number (International application number)：2003209311
Publication number (International publication number)：2005072084
Application date： Aug. 28, 2003
Publication date： Mar. 17, 2005
Summary：
【課題】SOI領域とバルク領域との境界部における素子分離領域のスペースを縮小する。【解決手段】半導体装置は、SOI領域とバルク領域とを有する基板11と、SOI領域における基板11上に設けられた第1の絶縁膜12と、バルク領域における基板11上に設けられ、第1の絶縁膜12の上面よりも高い上面を有するエピタキシャル層17と、このエピタキシャル層17と隙間を有して第1の絶縁膜12上に設けられ、エピタキシャル層17の上面とほぼ等しい高さの上面を有する半導体層13と、前記隙間に設けられ、エピタキシャル層17の上面及び半導体層13の上面とほぼ等しい高さの上面を有する素子分離絶縁膜16aとを具備する。【選択図】 図1
Claim (excerpt)：
第1乃至第4の領域を有する基板と、 前記第1の領域における前記基板上に設けられた第1の絶縁膜と、 前記第2の領域における前記基板上に設けられ、前記第1の絶縁膜の上面よりも高い上面を有する第1のエピタキシャル層と、 前記第1のエピタキシャル層と隙間を有して前記第1の絶縁膜上に設けられ、前記第1のエピタキシャル層の前記上面とほぼ等しい高さの上面を有する第1の半導体層と、 前記隙間に設けられ、前記第1のエピタキシャル層の前記上面及び前記第1の半導体層の前記上面とほぼ等しい高さの上面を有する素子分離絶縁膜と を具備することを特徴とする半導体装置。
IPC (11)：
H01L21/762 ,  H01L21/76 ,  H01L21/8234 ,  H01L21/8247 ,  H01L27/08 ,  H01L27/088 ,  H01L27/10 ,  H01L27/115 ,  H01L27/12 ,  H01L29/788 ,  H01L29/792
FI (10)：
H01L21/76 D ,  H01L27/08 331A ,  H01L27/08 331E ,  H01L27/10 461 ,  H01L27/12 L ,  H01L21/76 L ,  H01L27/08 102B ,  H01L27/10 434 ,  H01L29/78 371 ,  H01L21/76 E
F-Term (46)：
5F032AA01 ,  5F032AA34 ,  5F032AA82 ,  5F032BA01 ,  5F032CA17 ,  5F032CA23 ,  5F032DA12 ,  5F032DA16 ,  5F032DA23 ,  5F032DA25 ,  5F032DA26 ,  5F032DA27 ,  5F032DA30 ,  5F032DA33 ,  5F048AA01 ,  5F048AB01 ,  5F048AC01 ,  5F048BA09 ,  5F048BA16 ,  5F048BA19 ,  5F048BB01 ,  5F048BB12 ,  5F048BG06 ,  5F048BG14 ,  5F083EP18 ,  5F083EP23 ,  5F083GA27 ,  5F083HA02 ,  5F083JA04 ,  5F083JA34 ,  5F083PR03 ,  5F083PR09 ,  5F083PR25 ,  5F083PR40 ,  5F083PR44 ,  5F083ZA07 ,  5F083ZA12 ,  5F101BA07 ,  5F101BA46 ,  5F101BB05 ,  5F101BD30 ,  5F101BD35 ,  5F101BE07 ,  5F101BH01 ,  5F101BH11 ,  5F101BH13
Patent cited by the Patent：
Cited by examiner (2)

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