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J-GLOBAL ID：200903029839620369

半導体装置及びその製造方法

Inventor：
横山 宏明

About 横山 宏明


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 後藤 洋介 (外1名)
Gazette classification：公開公報
Application number (International application number)：1999322003
Publication number (International publication number)：2001144192
Application date： Nov. 12, 1999
Publication date： May. 25, 2001
Summary：
【要約】【課題】 メモリセルサイズの縮小を行っても転送用トランジスタの基板バイアス特性が悪化されず、しかもメモリセルのノード容量を増大させてSER耐性を向上し得る構造の半導体装置の製造方法を提供すること。【解決手段】 このSRAM装置用のメモリセルの製造工程において改良された中期的な第4の工程では、第1の駆動用Tr及び第1の転送用Trの拡散層,第1の負荷抵抗,第2の駆動用Trのゲート電極を接続するために、第2の酸化シリコン膜9及び第1のTEOS・BPSG膜10に開孔した第1のコンタクトホール11下部の第1のN型高濃度不純物領域8の一部に不純物(リン)を注入することにより第2のN型高濃度不純物領域12を形成した後、第2のN型高濃度不純物領域12下部の領域で接するように不純物(ボロン)を注入してP型ウェル領域21よりも高濃度のP型不純物領域13を形成している。
Claim (excerpt)：
二つの電極端子がそれぞれビット線とワード線と接続される一対の転送用トランジスタと、二つの電極端子がそれぞれ基準電圧を印加するための接地接続用,電源電圧を印加するための電源電圧接続用とされる一対の駆動用トランジスタとにおける残りの一つの電極端子同士を該転送用トランジスタ及び該駆動用トランジスタの間、並びに該一対の駆動用トランジスタにおける該二つの電極端子のうちの該電源電圧接続側に接続して形成される一対のノードに対し、それぞれ一対の負荷抵抗を別個に介在して電源電圧を印加するための電源電圧端子を接続すると共に、接地接続される一対のノード容量をそれぞれ別個に接続して構成されるメモリセルを含む半導体装置において、前記一対のノードは、下層部に一導電型不純物領域と接するように逆導電型ウェル領域よりも高濃度の逆導電型領域が存在する構造を有することを特徴とする半導体装置。
IPC (2)：
H01L 21/8244 ,  H01L 27/11
F-Term (19)：
5F083BS05 ,  5F083BS17 ,  5F083BS37 ,  5F083BS40 ,  5F083GA18 ,  5F083GA27 ,  5F083JA02 ,  5F083JA32 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083JA56 ,  5F083MA06 ,  5F083MA20 ,  5F083PR29 ,  5F083PR36 ,  5F083PR39 ,  5F083PR40
Patent cited by the Patent：
Cited by examiner (6)
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