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J-GLOBAL ID：200903030500613574

半導体装置の製造方法

Inventor：
占部 耕児

About 占部 耕児


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 後藤 洋介 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993337253
Publication number (International publication number)：1995201988
Application date： Dec. 28, 1993
Publication date： Aug. 04, 1995
Summary：
【要約】【目的】 層間絶縁膜に形成された接続孔をメッキ金膜により埋設すること。【構成】 接続孔9側壁部の第2マスク膜11のみを除去し、第1マスク膜7と第2導電膜10をマスクとし、第1導電膜6と前記第2導電膜10を電流経路とし、前記接続孔9底部に露出した下層配線の前記金膜4を種付け層として、電解金メッキ法を用いて前記接続孔9内に第3導電膜12を形成する。また、第1マスク7を除去した後に前記第1導電膜6と前記第2導電膜10をマスクとして電解金メッキ膜により前記接続孔9内に前記第3導電膜12を形成する。
Claim (excerpt)：
下層に半導体素子、電極及び金配線の金膜(4)が形成された半導体基板(1)上に層間絶縁膜(5)を形成する工程と、該層間絶縁膜上に第1導電膜(6)を形成する工程と、前記第1導電膜上に第1マスク膜(7)を形成する工程と、該第1マスク膜、前記第1導電膜及び前記層間絶縁膜に接続孔(9)を形成する工程と、前記第1マスク膜及び前記接続孔上に第2導電膜(10)を形成する工程と、該第2導電膜上に第2マスク膜(11)を形成する工程と、平坦部と前記接続孔底部の前記第2マスク膜を除去し前記接続孔側壁部の前記第2マスク膜のみを残す工程と、前記平坦部と前記接続孔底部の前記第2導電膜を除去し前記平坦部に於て前記第1マスク膜を露出させると共に前記接続孔底部に於て前記金膜を露出させる工程と、前記接続孔側壁部の前記第2マスク膜のみを除去する工程と、前記第1マスク膜と前記第2導電膜をマスクとし、前記第1導電膜と前記第2導電膜を電流経路とし、前記接続孔底部に露出した前記下層配線の前記金膜を種付け層として、電解金メッキ法を用いて前記接続孔内に第3導電膜(12)を形成する工程とを含むことを特徴とした半導体装置の製造方法。
IPC (2)：
H01L 21/768 ,  H01L 21/288
Patent cited by the Patent：
Cited by examiner (2)

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