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J-GLOBAL ID：200903030887110575

相補型金属酸化膜半導体集積回路のNMOS及びPMOSトランジスタを用いた異なる複数のゲート誘電体の使用方法

Inventor： メッツ、マシュー ,  ダッタ、スマン ,  カバリエロス、ジャック ,  ドージー、マーク ,  ブラスク、ジャスティン ,  チャウ、ロバート
Applicant, Patent owner： インテル・コーポレーション
Agent (1)： 龍華 明裕
Gazette classification：公表公報
Application number (International application number)：2007521707
Publication number (International publication number)：2008507141
Application date： Jul. 15, 2005
Publication date： Mar. 06, 2008
Summary：

【解決手段】相補型金属酸化膜半導体集積回路が、異なる複数のゲート誘電体を有するNMOS及びPMOSトランジスタで形成される。複数の異なるゲート誘電体は、例えば、サブトラクティブ法によって形成される。複数のゲート誘電体は、いくつかの例において、材料、厚さ、あるいは形成手法が異なる。

Claim (excerpt)：

基板上にNMOSトランジスタ及びPMOSトランジスタの複数の領域を規定する段階と、 前記NMOSまたは前記PMOSの複数の領域の1つを覆うマスクを形成する段階と、 第1の導電型のトランジスタを形成すべく、前記基板の上、及び前記マスクを覆う第1のゲート誘電体を形成する段階と、 前記第1のゲート誘電体をマスクする段階と、 第2の導電型のトランジスタを形成すべく、第2のゲート誘電体を形成する段階と を備える方法。

IPC (2)：

H01L 21/823 ,  H01L 27/092

FI (1)：

H01L27/08 321D

F-Term (9)：

5F048AC03 ,  5F048BA01 ,  5F048BB05 ,  5F048BB08 ,  5F048BB09 ,  5F048BB11 ,  5F048BB15 ,  5F048BB16 ,  5F048BB17

Patent cited by the Patent：

Cited by examiner (7)

• 特開平1-157553
  
• 半導体装置
  Gazette classification：公開公報   Application number：特願2002-259598   Applicant：株式会社東芝
• 半導体集積回路装置の製造方法
  Gazette classification：公開公報   Application number：特願2001-209541   Applicant：株式会社日立製作所
• 半導体装置及びその製造方法
  Gazette classification：公開公報   Application number：特願2000-090166   Applicant：松下電器産業株式会社
• 特開昭58-078453
  
• 特開平1-307245
  
• 半導体装置及びその製造方法
  Gazette classification：公開公報   Application number：特願平10-363437   Applicant：株式会社日立製作所