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J-GLOBAL ID：200903030904084397

外部接続用電極の製造方法及び外部接続用電極及び 半導体装置

Inventor： 渡辺 英二 ,  河西 純一 ,  永重 健一 ,  依田 博行 ,  藤森 城次 ,  牧野 豊 ,  仲田 実 ,  水越 正孝
Applicant, Patent owner： 富士通株式会社
Agent (1)： 伊東 忠彦
Gazette classification：公開公報
Application number (International application number)：1996164806
Publication number (International publication number)：1998012619
Application date： Jun. 25, 1996
Publication date： Jan. 16, 1998
Summary：

【要約】【課題】 本発明は半導体素子のアクティブ領域上に外部接続用電極を形成する外部接続用電極の製造方法及び外部接続用電極及び半導体装置に関し、外部接続用電極を安価に形成することを課題とする。【解決手段】第1の配線層4を有する半導体素子1上に、第2の配線層5と電極形成部6とにより構成される外部接続用電極11を形成する外部接続用電極の製造方法において、第1の配線層4を有する半導体素1子上に第2の配線層5と接続される接続部8を除いて第1の絶縁膜7を形成する第1の絶縁膜形成工程と、第1の絶縁膜7上に第1の配線層4と接続する導体膜10の少なくとも一部を無電解めっき法にて形成した後、この導体膜10をパターニングを行うことにより第2の配線層5を形成する第2の配線層形成工程と、電極形成部6を除いて第2の配線層5上に第2の絶縁膜13を形成する第2の絶縁膜形成工程とを有する。

Claim (excerpt)：

第1の配線層を有する半導体素子上に、第2の配線層と電極形成部とにより構成される外部接続用電極を形成する外部接続用電極の製造方法において、前記第1の配線層を有する半導体素子上に前記第2の配線層と接続される接続部を除いて第1の絶縁膜を形成する第1の絶縁膜形成工程と、前記第1の絶縁膜上に前記第1の配線層と接続する導体膜の少なくとも一部を無電解めっき法にて形成した後、前記導体膜をパターニングを行うことにより第2の配線層を形成する第2の配線層形成工程と、電極形成部を除いて前記第2の配線層上に第2の絶縁膜を形成する第2の絶縁膜形成工程とを有することを特徴とする外部接続用電極の製造方法。

IPC (2)：

H01L 21/321 ,  H01L 21/60 301

FI (3)：

H01L 21/92 602 N ,  H01L 21/60 301 P ,  H01L 21/92 604 B

Patent cited by the Patent：

Cited by applicant (3)

• 半導体装置とその製造方法
  Gazette classification：公開公報   Application number：特願平5-327299   Applicant：株式会社東芝
• 特開平4-165624
  
• 配線基板の製造方法
  Gazette classification：公開公報   Application number：特願平4-128186   Applicant：住友金属工業株式会社

Cited by examiner (2)

• 半導体装置とその製造方法
  Gazette classification：公開公報   Application number：特願平5-327299   Applicant：株式会社東芝
• 特開平4-165624