Pat
J-GLOBAL ID：200903030991286553

半導体装置及びその製造方法

Inventor：
吉田 宏

About 吉田 宏


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 加藤 朝道
Gazette classification：公開公報
Application number (International application number)：1997316091
Publication number (International publication number)：1999135657
Application date： Oct. 31, 1997
Publication date： May. 21, 1999
Summary：
【要約】【課題】BiCMOSプロセスで低抵抗のシリサイド層を安定して形成可能とした半導体装置の製造方法の提供。【解決手段】バイポーラトランジスタのエミッタポリシリコンへ高濃度のヒ素を導入した後、この表面を絶縁膜で覆い、MOSトラジスタのソース、ドレインとともに、バイポーラの外部ベース領域を形成し、その後、MOSトランジスタのゲート電極、ソース、ドレイン、バイポーラトランジスタの外部ベースに高融点金属シリサイド層の形成を行う。
Claim (excerpt)：
(a)半導体基板上に、第1の多結晶シリコン層を用いて相補型MOSトランジスタのゲート電極を形成する工程と、(b)全面に第1の絶縁膜を形成する工程と、(c)前記第1の絶縁膜に前記半導体基板に達するエミッタ開口部を形成する工程と、(d)前記エミッタ開口部を含む前記半導体基板表面に不純物を高濃度に含む第2の多結晶シリコン層と第2の絶縁膜を形成する工程と、(e)前記第2の絶縁膜と前記第2の多結晶シリコン層をパターニングしバイポーラトランジスタのエミッタ電極を形成する工程と、(f)全面に第3の絶縁膜を形成する工程と、(g)前記第3から第1の絶縁膜に対して異方性ドライエッチを行って前記ゲート電極およびエミッタ電極側壁にサイドウォールを形成する工程と、(h)不純物を導入して前記MOSトランジスタのゲート電極およびソース、ドレイン領域とともにバイポーラトランジスタの外部ベースを形成する工程と、(i)全面に高融点金属膜を皮膜する工程と、(j)熱処理を行って前記高融点金属膜と前記ゲート電極およびソース、ドレイン領域とともに外部ベース領域の表面に高融点金属膜シリサイド層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
IPC (4)：
H01L 21/8249 ,  H01L 27/06 ,  H01L 21/28 301 ,  H01L 21/32
FI (3)：
H01L 27/06 321 F ,  H01L 21/28 301 T ,  H01L 21/32
Patent cited by the Patent：
Cited by examiner (3)

Return to Previous Page

TOP

BOTTOM