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J-GLOBAL ID：200903031415901109

埋込みチャネルPFETの性能および信頼性を向上させるためのディープ・ディボット・マスク

Inventor： ハンス=オリバー・ヨアヒム ,  ジャック・エイ・マンデルマン ,  ラージェシュ・レンガラージャン
Applicant, Patent owner： インターナショナル・ビジネス・マシーンズ・コーポレ-ション ,  シーメンス・アクチェンゲゼルシャフト
Agent (1)： 坂口 博 (外1名)
Gazette classification：公開公報
Application number (International application number)：1999291090
Publication number (International publication number)：2000269441
Application date： Oct. 13, 1999
Publication date： Sep. 29, 2000
Summary：

【要約】【課題】 1枚の半導体基板上に、埋込みチャネルP型金属酸化膜半導体電界効果トランジスタのNウェルにラップアラウンドした第1のゲート導体、および埋込みチャネルN型金属酸化膜半導体電界効果トランジスタのPウェルにラップアラウンドしていない第2のゲート導体を形成する方法を提供すること。すること【解決手段】 半導体構造は、埋込みチャネルP型金属酸化膜半導体電界効果トランジスタのNウェルのコーナにラップアラウンドした第1のゲート導体、および表面チャネルN型金属酸化膜半導体電界効果トランジスタのPウェルにラップアラウンドしていない第2のゲート導体を含み、半導体の製造方法は、NウェルとPウェルのそれぞれに隣接した絶縁体を形成する段階、Nウェルをパターン形成されたマスクで保護する段階、絶縁体のNウェルに隣接した領域に第1のディボットを形成する段階、および絶縁体のPウェルに隣接した領域に、第1のディボットよりも浅い第2のディボットを形成する段階を含む。

Claim (excerpt)：

絶縁体によって分離された複数のトランジスタ・ウェル領域を形成する段階と、前記絶縁体の、前記トランジスタ・ウェル領域の第2のウェル領域に隣接した領域に第1のディボットを形成する段階と、前記絶縁体の、前記トランジスタ・ウェル領域の第1のウェル領域に隣接した領域に、前記第1のディボットよりも浅い第2のディボットを形成する段階とを含む半導体トランジスタの製造方法。

IPC (3)：

H01L 27/08 331 ,  H01L 27/08 ,  H01L 21/76

FI (3)：

H01L 27/08 331 A ,  H01L 27/08 331 D ,  H01L 21/76 L

Patent cited by the Patent：

Cited by applicant (2)

• 半導体装置及びその製造方法
  Gazette classification：公開公報   Application number：特願平8-032107   Applicant：ソニー株式会社
• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平4-270181   Applicant：株式会社東芝

Cited by examiner (2)

• 半導体装置及びその製造方法
  Gazette classification：公開公報   Application number：特願平8-032107   Applicant：ソニー株式会社
• 特許第5447884号