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J-GLOBAL ID：200903031754652223

電子回路及び半導体記憶装置

Inventor：
中 山 篤

About 中 山 篤

, 
行 川 敏 正

About 行 川 敏 正


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 吉武 賢次 (外4名)
Gazette classification：公開公報
Application number (International application number)：2001261160
Publication number (International publication number)：2003078405
Application date： Aug. 30, 2001
Publication date： Mar. 14, 2003
Summary：
【要約】【課題】 複数の電源電圧が供給される回路の出力に生じる遅延時間のばらつきを相殺して、後段の回路に誤動作が生じることを防止する。【解決手段】 論理回路LC1とLC2とは、共通の入力信号INPUTにより動作を同期させる必要がある。しかし、それぞれ独立して変動し得る電源電圧VCC、VDDが供給され、また独立して変動し得る特性を有するトランジスタで構成されている。しかし、論理回路LC1の入力側に、論理回路LC2と同様に電源電圧VDDが供給され、論理回路LC2と同等の特性を有するトランジスタで構成された遅延補償回路DC2を挿入し、論理回路LC2の入力側に、論理回路LC1と同様に電源電圧VCCが供給され、論理回路LC1と同等の特性を有するトランジスタで構成された遅延補償回路DC1を挿入することで、変動の影響を相殺して同期を確保することができる。
Claim (excerpt)：
第1の電源電圧が供給され、第1の信号が入力され、第1の所定時間遅延した第1の出力信号を出力する第1の遅延補償回路と、第2の電源電圧が供給され、前記第1の信号が入力され、第2の所定時間遅延した第2の出力信号を出力する第2の遅延補償回路と、前記第1の電源電圧が供給され、前記第2の遅延補償回路から出力された前記第2の出力信号が与えられ、第1の論理演算を行って第1の演算結果を出力する第1の論理回路と、前記第2の電源電圧が供給され、前記第1の遅延補償回路から出力された前記第1の出力信号が与えられ、第2の論理演算を行って第2の論理演算結果を出力する第2の論理回路と、を備えることを特徴とする電子回路。
IPC (2)：
H03K 19/0175 ,  G11C 11/407
FI (3)：
H03K 19/00 101 N ,  G11C 11/34 354 C ,  G11C 11/34 354 F
F-Term (34)：
5J056AA04 ,  5J056BB38 ,  5J056BB40 ,  5J056CC05 ,  5J056CC15 ,  5J056CC21 ,  5J056DD12 ,  5J056DD29 ,  5J056DD51 ,  5J056EE08 ,  5J056FF01 ,  5J056FF10 ,  5J056GG09 ,  5J056KK01 ,  5M024AA21 ,  5M024AA41 ,  5M024BB04 ,  5M024BB27 ,  5M024BB33 ,  5M024BB35 ,  5M024CC82 ,  5M024DD30 ,  5M024DD62 ,  5M024DD63 ,  5M024DD85 ,  5M024DD90 ,  5M024FF02 ,  5M024FF03 ,  5M024GG01 ,  5M024PP01 ,  5M024PP02 ,  5M024PP03 ,  5M024PP07 ,  5M024PP10
Patent cited by the Patent：
Cited by applicant (4)
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