薄膜トランジスタの製造方法

Inventor：
Applicant, Patent owner：
Gazette classification：公開公報
Application number (International application number)：1991351329
Publication number (International publication number)：1993165059
Application date： Dec. 13, 1991
Publication date： Jun. 29, 1993
Summary：

【要約】【目的】i型半導体層の上にブロッキング層を設けることなく、しかもi型半導体層のチャンネル領域にダメージを与えることなくn型半導体層を電気的に分離して、層間短絡のない薄膜トランジスタを歩留よく製造する。【構成】n型半導体層14を、そのソース,ドレイン電極S,D間の部分を酸化させて絶縁層14aとすることによってソース側とドレイン側とに電気的に分離することにより、i型半導体層13の上にブロッキング層を設けておかなくてもi型半導体層13のチャンネル領域にダメージを与えることはないようにして前記ブロッキング層を不要とし、ブロッキング層のパターニング時にゲート絶縁膜にピンホール等の欠陥を発生させてしまう従来の問題を解決した。

Claim (excerpt)：

基板上にゲート電極を形成する第1の工程と、前記基板上に、ゲート絶縁膜とi型半導体層とn型半導体層とコンタクト層とを順次成膜する第2の工程と、前記コンタクト層とn型半導体層とi型半導体層とを、トランジスタ素子領域の外形にパターニングする第3の工程と、ソース,ドレイン用金属膜とを成膜する第4の工程と、前記ソース,ドレイン用金属膜をパターニングしてソース,ドレイン電極を形成するとともに、前記コンタクト層を前記ソース,ドレイン電極の形状にパターニングする第5の工程と、前記ソース,ドレイン用金属膜およびコンタクト層のパターニングに用いたレジストマスクを残したまま前記n型半導体層の酸化処理を行ない、このn型半導体層のソース,ドレイン電極間の部分を酸化絶縁層とする第6の工程と、からなることを特徴とする薄膜トランジスタパネルの製造方法。

IPC (4)：

G02F 1/136 500 , H01L 27/12 , H01L 21/336 , H01L 29/784

Patent cited by the Patent：

Cited by examiner (8)

特開平2-044775
特開平3-220529
特開平3-085768

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