Pat
J-GLOBAL ID：200903035199213443

EEPROM

Inventor：
ヒロユキ・アカツ

About ヒロユキ・アカツ


Applicant, Patent owner：
インターナショナル・ビジネス・マシーンズ・コーポレイション

About インターナショナル・ビジネス・マシーンズ・コーポレイション


Agent (1)： 坂口 博 (外1名)
Gazette classification：公開公報
Application number (International application number)：1997223212
Publication number (International publication number)：1998092962
Application date： Aug. 20, 1997
Publication date： Apr. 10, 1998
Summary：
【要約】【課題】 高集積密度で形成され、記憶トランジスタ・チャネルにホット・エレクトロン電流を選択的に発生させずに、選択的プログラミングを可能にする、NORタイプ・アーキテクチャのEEPROMを提供する。【解決手段】 基板110、基板表面にnウェルとして形成された複数の細長い導体116、細長い導体116に対して直角に延びる層化された複数のゲート構造を含む。層構造は層構造が細長い導体の1つと交差する点に浮遊ゲートFGを含み、また各浮遊ゲートの上に制御ゲート電極CGを含む。層構造は、各交差点におけるメモリ・トランジスタを画定する。EEPROMは、細長い導体116の方向に延びるビット線132を含む。ビット線及びnウェルから個々のトランジスタへの接続は、自己整合方法により形成された金属プラグ126、128により形成される。
Claim (excerpt)：
電気的に消去可能なプログラム可能読み取り専用メモリ(EEPROM)であって、(a)基板と、(b)前記基板内の前記基板の表面に形成された複数の細長い導体と、(c)前記細長い導体に対して直角に延びる複数の層構造であって、前記層構造が、前記層構造と前記細長い導体の1つとの交差点に浮遊ゲート、及び各前記浮遊ゲートの上に配置されているが各前記浮遊ゲートから絶縁された制御ゲート電極を含み、前記層構造が各前記交差点にメモリ・トランジスタを画定する、複数の層構造と、(d)前記層構造の上に配置され、前記細長い導体の方向に延びるビット線と、を含むEEPROM。
IPC (5)：
H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  G11C 16/04 ,  H01L 27/115
FI (3)：
H01L 29/78 371 ,  G11C 17/00 622 Z ,  H01L 27/10 434
Patent cited by the Patent：
Cited by examiner (2)

Return to Previous Page

TOP

BOTTOM