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J-GLOBAL ID：200903035639192303

バウンダリスキャンセルおよびテスト回路の検証方法

Inventor：
高 野 隆 幸

About 高 野 隆 幸

, 
新 田 進

About 新 田 進


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 佐藤 一雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1993320228
Publication number (International publication number)：1995174821
Application date： Dec. 20, 1993
Publication date： Jul. 14, 1995
Summary：
【要約】【目的】 素子数を可及的に低減させることを可能にする。【構成】 シフトモード信号に基づいて第1の入力データまたは第2の入力データのうちのいずれか一方を選択して出力する第1のマルチプレクサ1と、第1のシフトクロック信号に基づいて第1のマルチプレクサの出力をラッチするDタイプシングルラッチ2と、第2のクロック信号に基づいてDタイプシングルラッチの出力をダイナミックに保持するダイナミックゲート3と、アップデートクロック信号に基づいてDタイプシングルラッチの出力をラッチするアップデート用ラッチ4と、テストモード信号に基づいて第1の入力データまたはアップデート用ラッチの出力のうちのいずれか一方を選択して出力する第2のマルチプレクサ8と、を備えていることを特徴とする。
Claim (excerpt)：
シフトモード信号に基づいて第1の入力データまたは第2の入力データのうちのいずれか一方を選択して出力する第1のマルチプレクサと、第1のシフトクロック信号に基づいて前記第1のマルチプレクサの出力をラッチするDタイプシングルラッチと、第2のクロック信号に基づいて前記Dタイプシングルラッチの出力をダイナミックに保持するダイナミックゲートと、アップデートクロック信号に基づいて前記Dタイプシングルラッチの出力をラッチするアップデート用ラッチと、テストモード信号に基づいて前記第1の入力データまたは前記アップデート用ラッチの出力のうちのいずれか一方を選択して出力する第2のマルチプレクサと、を備えていることを特徴とするバウンダリスキャンセル。
IPC (2)：
G01R 31/28 ,  H01L 21/66
FI (2)：
G01R 31/28 V ,  G01R 31/28 G
Patent cited by the Patent：
Cited by examiner (6)
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