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J-GLOBAL ID：200903036604351928

スタック形DRAMコンデンサ構造体とその製造方法

Inventor： サッドハー ケイ.マハン
Applicant, Patent owner： テキサス インスツルメンツ インコーポレイテツド
Agent (1)： 浅村 皓 (外3名)
Gazette classification：公開公報
Application number (International application number)：1993181105
Publication number (International publication number)：1994209085
Application date： Jul. 22, 1993
Publication date： Jul. 26, 1994
Summary：

【要約】 (修正有)【目的】 大きな静電容量値と優れた形状を有し、かつ、マスク処理工程段階の回数が少ない、高集積度半導体構造体のための積層形コンデンサ構造体を有するマイクロ型電子装置の製造法。【構成】 基板の上に導電体領域を作成する段階と、前記導電体領域と前記基板との上に絶縁体層を作成する段階とを有し、前記絶縁体層の上にスペーサ層を作成する段階と、前記導電体領域の選定された領域を露出して蓄積接続点接触体用窓を作成するために前記スペーサ層と前記絶縁体層との選定された部分を除去する段階と、前記導電体領域に電気的に接続されるようにスペーサ層の上でかつ前記蓄積接続点接触体用窓の中に第1導電体層を作成する段階と、をさらに有する。

Claim (excerpt)：

(イ) 基板を提供する段階と、(ロ) 前記基板の上に導電体領域を作成する段階と、(ハ) 前記導電体領域と前記基板との上に絶縁体層を作成する段階と、(ニ) 前記絶縁体層の上にスペーサ層を作成する段階と、(ホ) 前記導電体領域の選定された領域を露出して蓄積接続点接触体用窓を作成するために、前記スペーサ層と前記絶縁体層との選定された部分を除去する段階と、(ヘ) 前記導電体領域に電気的に接続されるように、前記スペーサ層の上でかつ前記蓄積接続点接触体用窓の中に第1導電体層を作成する段階と、(ト) 前記第1導電体層の選定された部分を除去する段階と、(チ) 前記第1導電体層の底表面領域を露出するために、前記スペーサ層を除去する段階と、(リ) 前記第1導電体層を取り囲みかつそれに電気的に接続されおよび前記絶縁体層の上にある、第2導電体層を整合的にデポジットする段階と、(ヌ) 前記第2導電体層の残った部分をまわりの回路素子から分離しかつ蓄積電極を作成するために、前記第2導電体層の一部分をエッチングする段階と、(ル) 前記蓄積電極の上に誘電体層を作成する段階と、(ヲ) 前記誘電体層を通して前記蓄積電極と静電容量的に結合するプレート電極を形成する第3導電体層を前記誘電体層の上に作成する段階と、を有する、マイクロ形電子装置の製造方法。

IPC (2)：

H01L 27/108 ,  H01L 27/04

Patent cited by the Patent：

Cited by examiner (2)

• 特開平4-025170
  
• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平4-087400   Applicant：富士通株式会社