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J-GLOBAL ID：200903037103475674

薄膜電界効果トランジスタおよびその製造方法

Inventor： 西原 利幸
Applicant, Patent owner： ソニー株式会社
Agent (1)： 小池 晃 (外2名)
Gazette classification：公開公報
Application number (International application number)：1994124846
Publication number (International publication number)：1995335887
Application date： Jun. 07, 1994
Publication date： Dec. 22, 1995
Summary：

【要約】【目的】 SOI基板上に作製される薄膜電界効果トランジスタ(薄膜FET)において、チャネル領域内の少数キャリア蓄積による閾値電圧Vthの変動やソース-ドレイン間耐圧の劣化を防止する。【構成】 ソース領域の禁止帯幅をチャネル領域から遠ざかるにつれて縮小し、かつその禁止帯の最大幅をチャネル領域の禁止帯幅BGch以下とする。NMOS-FETの場合、ソース領域のポテンシャルの傾きにより発生するドリフト電界の寄与でホールの移動度が高まるので、ドレイン端で衝突イオン化により発生したホールH2 がソース領域へ流出し易くなり、よってチャネル領域内でのホール蓄積が防止される。上記のポテンシャルの傾きは、通常のLDDプロセスを応用したGeの2段階イオン注入を行い、Geの水平方向濃度分布を付与することで形成可能である。

Claim (excerpt)：

絶縁性基板上の半導体薄膜に形成され、ソース領域の禁止帯幅がチャネル領域から遠ざかるにつれて縮小されてなる薄膜電界効果トランジスタ。

Patent cited by the Patent：

Cited by examiner (2)

• 特開平4-313242
  
• MIS型トランジスタ
  Gazette classification：公開公報   Application number：特願平3-305712   Applicant：キヤノン株式会社